一种锁相环系统技术方案

本发明专利技术提供了一种锁相环系统，其中的系统具体包括：第一级锁相环和第二级锁相环；所述第一级锁相环的输出端与所述第二级锁相环的输入端相连；其中，所述第一级锁相环的输入端与时钟相连；所述第二级锁相环包括：数量与应用系统中部件相应的锁相环；所述锁相环包括反馈回路，所述锁相环的输入端与所述第一级锁相环的输出端紧密相邻，所述锁相环的输出端靠近对应部件的输入端。本发明专利技术实施例能够提高应用系统各部件接收的时钟信号的同步率，进而提高电子设备间传输数据、命令的准确性。

【技术实现步骤摘要】

本专利技术涉及电子
，特别是涉及一种锁相环系统。
技术介绍
PLL(锁相环，phase locked loop)是一种利用反馈控制原理实现的频率及相位的同步技术，其可以广泛应用于各类电子设备中，以使得电子设备的电路输出的时钟与其外部的参考时钟同步，当参考时钟的频率或相位发生改变时，锁相环系统会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步。锁相环在向电子设备中的应用系统传递时钟信号的过程中，容易出现抖动(jitter)，该jitter可以包括:锁相环带来的jitterl和锁相环与上述应用系统的时钟传输路径上由于噪音干扰带来的jitter2 ;锁相环为一个闭环系统，jitterl存在于锁相环的环路以内，j i 11er I的大小在设计之初就可以被本领域技术人员知悉，并可以通过自身的环路得以调整和控制；jitter2存在于环路外的时钟传递路径上，而jitter2的大小是不可预估的，且时钟传输路径越长，jitter2对时钟信号的影响越大。当上述锁相环需要向应用系统中的两个及以上的部件提供同步的时钟信号时，从锁相环传输出的时钟信号传输至上述部件时，由于在传输路径上会受到jitter2的影响，因此降低了上述各部件之间的时钟信号的同步率，进而导致上述电子设备间传输数据、命令的准确性低。例如，参照图1，示出了传统的DDRPHY(芯片存储器的物理层接口，Double Data Rate physical layer interface)系统的结构示意图，具体可以包括:锁相环(PLL) 101、控制器(Controller) 102、命令传输接口 (CMDPHY) 103以及数据传输接口(DQPHY) 104 ;其中，锁相环101需要分别向上述控制器102、命令传输接口 103以及数据传输接口 104传输时钟信号，并需要保证锁相环101向上述控制器102、命令传输接口103以及数据传输接口 104传输的时钟信号始终保持同步，以此来保证SOC(片上系统，SystemonChip)与 DRAM (动态随机存取存储器，Dynamic Random Access Memory)芯片之间传输数据、命令的准确性。由于时钟信号从上述锁相环101传输出来，在传输至上述控制器102、命令传输接口 103以及数据传输接口 104的传输路径中，会受到jitter2的影响，因此，锁相环101向上述控制器102、命令传输接口 103以及数据传输接口 104传输的时钟信号会出现不同步的问题，进而使得SOC与DRAM芯片之间传输数据、命令的准确性低。
技术实现思路
本专利技术实施例所要解决的技术问题是提供一种锁相环系统，能够提高上述应用系统各部件接收的时钟信号的同步率，进而提高电子设备间传输数据、命令的准确性。为了解决上述问题，本专利技术公开了一种锁相环系统，包括:第一级锁相环和第二级锁相环；所述第一级锁相环的输出端与所述第二级锁相环的输入端相连；其中，所述第一级锁相环的输入端与时钟相连；所述第二级锁相环包括:数量与应用系统中部件相应的锁相环；所述锁相环包括反馈回路，所述锁相环的输入端与所述第一级锁相环的输出端紧密相邻，所述锁相环的输出端靠近对应部件的输入端。优选的，所述反馈回路为外围反馈回路，则所述锁相环还包括:断开的内部反馈回路，所述内部反馈回路的输入端、输出端分别与所述外围反馈回路的输入端和输出端相连。优选的，每个锁相环的输出端与对应部件的输入端的距离相同。优选的，每个锁相环的输入端与所述第一级锁相环的距离相同。优选的，所述第二级锁相环的数量为3。与现有技术相比，本专利技术实施例包括以下优点:本专利技术实施例提供的锁相环系统，由于从第一级锁相环传输出的时钟信号经过第二级锁相环传递至应用系统的部件，因此可知第一级锁相环至应用系统的部件的时钟传输路径中有一部分时钟传输路径包括在上述锁相环的反馈回路里面，该部分时钟传输路径不受jitter2的影响；剩下的另一部分路径即为锁相环至对应部件的时钟传输路径，由于锁相环至对应部件的时钟传输路径为第一级锁相环至应用系统的部件的时钟传输路径的一部分，并且上述第二级锁相环中锁相环的输出端靠近对应部件的输入端，可知锁相环至对应部件的时钟传输路径较短，远小于第一级锁相环至应用系统的部件的时钟传输路径，因此，对比现有的技术方案中受jitter2影响的时钟传输路径为第一级锁相环至应用系统的部件的时钟传输路径，本专利技术实施例中，受jitter2影响的时钟传输路径为锁相环至对应部件的时钟传输路径，也即，本专利技术实施例缩短了受jitter2影响的时钟传输路径，进而能够降低在时钟传输路径上的时钟信号受jitter2的影响，当上述锁相环系统需要向应用系统中两个及以上的部件提供同步的时钟信号时，由于由第二级锁相环传输至上述部件的时钟信号受到的jitter2的影响较小，因此能够提高第二级锁相环向上述应用系统各部件传输的时钟信号的同步率，也即能够提高上述应用系统各部件接收的时钟信号的同步率，进而提高了电子设备间传输数据、命令的准确性。【附图说明】图1是传统的DDRPHY系统的结构示意图；图2是本专利技术提供的一种锁相环系统实施例一的结构示意图；图3是本专利技术提供的一种锁相环系统实施例二的结构示意图。【具体实施方式】为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本专利技术作进一步详细的说明。实施例一参照图2，示出了本专利技术提供的一种锁相环系统实施例一的结构示意图，具体可以包括:第一级锁相环201和第二级锁相环202 ;其中，上述第一级锁相环201的输入端可以与时钟相连；上述第二级锁相环202具体可以包括:数量与应用系统中部件相应的锁相环；上述锁相环具体可以包括反馈回路，上述锁相环的输入端可以与上述第一级锁相环201的输出端紧密相邻，上述锁相环的输出端可以靠近对应部件的输入端。本专利技术实施例可以应用于电子设备中，以使得电子设备中的应用系统在传递时钟信号的过程中，减少时钟信号受到jitter2的影响，进而可以保证电子设备间传输数据、命令的准确性。本专利技术实施例中的应用系统可以为电子设备中的应用系统，应用系统的部件可以为应用系统中需要接收同步的时钟信号的部件，例如:电子设备SOC芯片上的DDRPHY系统，上述DDRPHY系统中需要接收同步时钟信号的部件包括:控制器、命令传输接口以及数据传输接口。本专利技术实施例中，第一级锁相环201的输入端可以与时钟相连，输出端与上述第二级锁相环202相连，用以为上述第二级锁相环202中的锁相环提供源头时钟，也即第一级锁相环201可以作为上述第二级锁相环202的参考时钟；当第二级锁相环202输出的时钟与接收到的第一级锁相环201输出的时钟不同步时，第二级锁相环202可以通过内部的反馈系统来调节输出的时钟信号，直至第二级锁相环202输出的时钟信号与上述第一级锁相环201输出的时钟信号同步。本专利技术实施例中，上述应用系统的部件具体可以为需要接收同步的时钟信号的部件，第二级锁相环202中包括的锁相环的数量可以和上述部件的数量相等，且上述锁相环与上述部件之间可以为一一对应关系；假设上述应用系统包含η个需要接收同步信号的部件(部件1、部件2.当前第1页1 2 本文档来自技高网...

【技术保护点】
一种锁相环系统，其特征在于，包括：第一级锁相环和第二级锁相环；所述第一级锁相环的输出端与所述第二级锁相环的输入端相连；其中，所述第一级锁相环的输入端与时钟相连；所述第二级锁相环包括：数量与应用系统中部件相应的锁相环；所述锁相环包括反馈回路，所述锁相环的输入端与所述第一级锁相环的输出端紧密相邻，所述锁相环的输出端靠近对应部件的输入端。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡俊，舒清明，
申请(专利权)人：合肥格易集成电路有限公司，北京兆易创新科技股份有限公司，
类型：发明
国别省市：安徽;34