【技术实现步骤摘要】
占空比纠正电路及芯片
[0001]本专利技术涉及集成电路设计
,特别涉及一种占空比纠正电路及芯片。
技术介绍
[0002]通常,时钟信号被用作同步某些芯片(例如动态随机存储器等)的内部电路与外部电路之间的操作时序的参考信号,而且,通常该外部电路的时钟信号应用于该内部电路时,会导致由内部电路内的信号路径引起的时钟歪斜(clock skew,包括时延或时钟偏差)。因此,通常会使用锁相环电路和占空比纠正电路协同工作,来解决这一问题。其中,锁相环电路可以是DLL(延迟锁相环,Delay Locked Loop)电路或者PLL(锁相环,Phase Locked Loop)电路,其用于使得内部电路的时钟信号和外部电路的时钟信号同步,以解决时钟歪斜的问题,使得芯片的内部电路和外部电路之间的时钟延迟有足够的余量,从而提高系统的时序功能;占空比纠正电路用于调整时钟占空比(通常为50%),使时钟信号的上升沿和下降沿都可进行采样数据(也可以说是高速数据输入及输出操作),从而提高信号的传输速率。
[0003]然而,现有占空比纠正电路,存在占空比固定的调整误差,最终导致在数据发送端看到大小眼的眼图。
技术实现思路
[0004]本专利技术的目的在于提供一种占空比纠正电路及芯片,能够消除占空比固定的调整误差。
[0005]为实现上述目的,本专利技术提供一种占空比纠正电路,其包括第一电荷泵模块、第二电荷泵模块、比较器、控制模块、占空比纠正模块、分频模块;且在每个比较周期,所述分频模块基于所述占空比纠正模块输出的 ...
【技术保护点】
【技术特征摘要】
1.一种占空比纠正电路,其特征在于,包括第一电荷泵模块、第二电荷泵模块、比较器、控制模块、占空比纠正模块、分频模块;且在每个比较周期,所述分频模块基于所述占空比纠正模块输出的时钟信号产生第一时钟信号和第二时钟信号,所述控制模块的输入端连接所述比较器的输出端,且所述控制模块用于根据所述比较器的比较结果产生相应的控制信号提供给所述占空比纠正模块;所述占空比纠正模块根据所述控制模块输出的控制信号,输出占空比有变化的时钟信号;其中,在第一比较周期,所述比较器的第一输入端耦接所述第一电荷泵模块的输出端,所述比较器的第二输入端耦接所述第二电荷泵模块的输出端,在第二比较周期,所述比较器的第一输入端耦接所述第二电荷泵模块的输出端,所述比较器的第二输入端耦接所述第一电荷泵模块的输出端,且在第一比较周期和第二比较周期内,所述第一电荷泵模块的输入端均接收所述第一时钟信号,所述第二电荷泵模块的输入端均接收所述第二时钟信号;或者,在第一比较周期,所述第一电荷泵模块的输入端接收所述第一时钟信号,所述第二电荷泵模块的输入端接收所述第二时钟信号,在第二比较周期,所述第一电荷泵模块的输入端接收所述第二时钟信号,所述第二电荷泵模块的输入端接收所述第一时钟信号,且在第一比较周期和第二比较周期内,所述比较器的第一输入端均耦接所述第一电荷泵模块的输出端,所述比较器的第二输入端均耦接所述第二电荷泵模块的输出端。2.如权利要求1所述的占空比纠正电路,其特征在于,还包括第一至第四通道开关,第一通道开关的输入端和第四通道开关的输入端均连接所述第一电荷泵模块的输出端,第二通道开关的输入端和第三通道开关的输入端均连接所述第二电荷泵模块的输出端,第一通道开关的输出端和第三通道开关的输出端均连接所述比较器的第一输入端,第二通道开关的输出端和第四通道开关的输出端均连接所述比较器的第二输入端,第一通道开关的控制端和第二通道开关的控制端接入第一控制信号,第三通道开关的控制端和第四通道开关的控制端接入第二控制信号,且第二控制信号为第一控制信号的反相信号。3.如权利要求2所述的占空比纠正电路,其特征在于,还包括第五通道开关和第六通道开关,所述第五通道开关耦接在所述分频模块和所述第一电荷泵模块的输入端之间,所述第六通道开关耦接在所述分频模块和所述第二电荷泵模块的输入端之间,且所述第五通道开关的控制端和所述第六通道开关的控制端均接入第三控制信号。4.如权利要求1所述的占空比纠正电路,其特征在于,还包括第三至第五通道开关,所述第五通道开关耦接在所述分频模块和所述第一电荷泵模块的输入端之间,所述第六通道开关耦接在所述分频模块和所述第二电荷泵模块的输入端之间,所述第三通道开关的输入端连接所述第六通道开关的输入端,所述第三通道开关的输出端连接所述第五通道开关的输出端,所述第四通道开关的输入端连接所述第五通道开关的输入端,所述第四通道开关的输出...
【专利技术属性】
技术研发人员:方海彬,唐东升,
申请(专利权)人:合肥格易集成电路有限公司,
类型:发明
国别省市:
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