相位内插器与相位缓冲器电路制造技术

本公开涉及相位内插器与相位缓冲器电路。相位内插器包含多个相位内插器电路系统。多个相位内插器电路系统响应多个相位控制位与多个时钟信号自输出节点产生输出时钟信号。多个时钟信号的相位彼此不同。每一相位内插器电路系统包含多个相位缓冲器电路。每一相位缓冲器电路根据该些相位控制位中的第一与第二位导通，以根据多个时钟信号中的对应时钟信号产生输出时钟信号中的信号分量。每一相位缓冲器电路包含第一与第二电阻，并根据对应时钟信号传输第一与第二电压中的一者至输出节点，其中第一电压经由第一电阻传输至输出节点，且第二电压经由第二电阻传输至输出节点。压经由第二电阻传输至输出节点。压经由第二电阻传输至输出节点。

【技术实现步骤摘要】
相位内插器与相位缓冲器电路


[0001]本案是关于相位内插器，尤其是关于具有高线性度的相位内插器与相位缓冲器电路。

技术介绍

[0002]传统的相位内插器常使用多个差分对电路以及电流源电路来控制电流，并透过电阻来转换该电流以产生输出时钟信号。该些电路是透过电流放电并透过电阻进行充电。上述的充放电行为会造成充放电的速度或时间常数不对称而影响线性度。在另一些技术中，相位内插器是使用反相器为基底的电路实施。然而，在制程变异的影响下，P型晶体管与N型晶体管在制程变异下所产生的偏移不相同。如此一来，会使得相位内插器的输出共模位准不准确。此外，若输出时钟信号的摆幅较大，会使差分对与/或电流源电路中的晶体管操作于非线性区域，使得输出时钟信号的线性度不佳。

技术实现思路

[0003]在一些实施态样中，相位内插器包含多个相位内插器电路系统。多个相位内插器电路系统用以响应多个相位控制位与多个时钟信号自输出节点产生输出时钟信号。该些时钟信号的相位彼此不同，该些相位内插器电路系统中每一者包含多个相位缓冲器电路。该些相位缓冲器电路中每一者用以根据该些相位控制位中的第一位与第二位导通，以根据该些时钟信号中的对应时钟信号产生该输出时钟信号中的信号分量。该些相位缓冲器电路中每一者包含第一电阻与第二电阻，并用以根据该对应时钟信号传输第一电压与第二电压中的一者至该输出节点，其中该第一电压是经由该第一电阻传输至该输出节点，且该第二电压是经由该第二电阻至该输出节点。
[0004]在一些实施态样中，相位缓冲器电路包含第一电阻、第二电阻、第一开关、第二开关、第三开关以及第四开关。该第一电阻的一端用以接收第一电压。该第二电阻的一端用以接收第二电压。该第一开关的第一端耦接至该第一电阻的另一端，且该第一开关的控制端用以接收时钟信号。该第二开关的第一端耦接至该第一开关的第二端，该第二开关的第二端耦接至输出节点以产生信号分量，且该第二开关的控制端用以接收第一相位控制位。该第三开关的第一端耦接至该输出节点，且该第三开关的控制端用以接收第二相位控制位。该第四开关的第一端耦接至该第三开关的第二端，该第四开关的第二端耦接至该第二电阻的另一端，且该第四开关的控制端用以接收该时钟信号。
[0005]有关本案的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
附图说明
[0006]图1为根据本案一些实施例绘制一种相位内插器的示意图；
[0007]图2为根据本案一些实施例绘制图1中的输出时钟信号的相位以及多个相位控制位的关系示意图；
[0008]图3A为根据本案一些实施例绘制图1中的多个相位内插器电路系统的电路示意图；以及
[0009]图3B为根据本案一些实施例绘制图1中的多个相位内插器电路系统的电路示意图。
具体实施方式
[0010]本文所使用的所有词汇具有其通常的涵义。上述的词汇在普遍常用的字典中的定义，在本案的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本案的范围与涵义。同样地，本案亦不仅以于此说明书所示出的各种实施例为限。
[0011]关于本文中所使用的『耦接』或『连接』，均可指两个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或多个元件相互操作或动作。如本文所用，用语『电路系统(circuitry)』可为由至少一个电路(circuit)所形成的单一系统，且用语『电路』可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。
[0012]如本文所用，用语『与/或』包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个元件。因此，在本文中的第一元件也可被称为第二元件，而不脱离本案的本意。为易于理解，在各图式中的类似元件将被指定为相同标号。
[0013]图1为根据本案一些实施例绘制一种相位内插器100的示意图。相位内插器100包含多个相位内插器电路系统110、120、130以及140。多个相位内插器电路系统110、120、130以及140用以响应多个相位控制位ST[0]～ST[63]与STB[0]～STB[63]以及多个时钟信号CK1～CK4自输出节点N1产生输出时钟信号CKO。
[0014]在一些实施例中，多个时钟信号CK1～CK4的相位彼此不同。例如，时钟信号CK1的相位为0度，时钟信号CK2的相位为90度，时钟信号CK3的相位为180度，且时钟信号CK4的相位为270度。在一些实施例中，多个相位控制位ST[0]～ST[63]中的对应者与STB[0]～STB[63]中的对应者具有相反逻辑值。例如，当相位控制位ST[0]具有逻辑值1时，相位控制位STB[0]具有逻辑值0。或者，当相位控制位ST[0]具有逻辑值0时，相位控制位STB[0]具有逻辑值1。依此类推，应可理解剩余的多个相位控制位ST[1]～ST[63]与STB[1]～STB[63]之间的对应关系。
[0015]详细而言，相位内插器电路系统110响应多个相位控制位ST[0]～ST[15]与STB[0]～STB[15]以及时钟信号CK1产生信号分量S1，并输出信号分量S1至输出节点N1。信号分量S1用以形成输出时钟信号CKO。换言之，信号分量S1为一部分的时钟信号CKO。多个相位控制位ST[0]～ST[15](与/或多个相位控制位STB[0]～STB[15])可用以设定时钟信号CK1在时钟信号CKO的比例。例如，若多个相位控制位ST[0]～ST[15]中具有预设逻辑值(例如为逻辑值0)的位数越多，时钟信号CK1在时钟信号CKO的比例越高。反之，若多个相位控制位ST[0]～ST[15]中具有预设逻辑值(例如为逻辑值0)的位数越少，时钟信号CK1在时钟信号CKO的比例越低。
[0016]类似地，相位内插器电路系统120响应多个相位控制位ST[16]～ST[31]与STB[16]～STB[31]以及时钟信号CK2产生信号分量S2，并输出信号分量S2至输出节点N1。相位内插
器电路系统130响应多个相位控制位ST[32]～ST[47]与STB[32]～STB[47]以及时钟信号CK3产生信号分量S3，并输出信号分量S3至输出节点N1。相位内插器电路系统140响应多个相位控制位ST[48]～ST[63]与STB[48]～STB[63]以及时钟信号CK4产生信号分量S4，并输出信号分量S4至输出节点N1。多个信号分量S1～S4可在输出节点N1上相加，以形成输出时钟信号CKO。
[0017]在一些实施例中，多个相位内插器电路系统110、120、130与140中每一者包含多个相位缓冲器电路(图1未示出)。每一个相位缓冲器电路包含第一电阻与第二电阻。相位缓冲器电路可根据对应的时钟信号(即时钟信号CK1～CK4中的对应者)传输第一电压与第二电压中的一者至输出节点N1，其中第一电压是经由第一电阻传输至输出节点N1，且第二电压是经由第二电阻传输至输出节点N1。如此一来，第一电阻与第二电阻可设定输出节点N1的共本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种相位内插器，包含：多个相位内插器电路系统，用以响应多个相位控制位与多个时钟信号自输出节点产生输出时钟信号，其中该些时钟信号的相位彼此不同，该些相位内插器电路系统中每一者包含多个相位缓冲器电路，该些相位缓冲器电路中每一者用以根据该些相位控制位中的第一位与第二位导通，以根据该些时钟信号中的对应时钟信号产生该输出时钟信号中的信号分量至该输出节点，该些相位缓冲器电路中每一者包含第一电阻与第二电阻，并用以根据该对应时钟信号传输第一电压与第二电压中的一者至该输出节点，该第一电压经由该第一电阻传输至该输出节点，且该第二电压经由该第二电阻传输至该输出节点。2.如权利要求1所述的相位内插器，其中该第一电阻与该第二电阻用以设定该输出节点的共模位准。3.如权利要求1所述的相位内插器，其中该第一电压高于该第二电压。4.如权利要求1所述的相位内插器，其中该第一位相反于该第二位。5.如权利要求1所述的相位内插器，其中该些相位缓冲器电路中每一者更包含多个开关，该些开关耦接于该第一电阻与该第二电阻之间，且该些开关中直接连接到该输出节点的一部分开关不接收该对应时钟信号。6.如权利要求5所述的相位内插器，其中该部分开关用以接收该第一位与该第二位。7.如权利要求1所述的相位内插器，其中该些相位缓冲器电路中每一者更包含多个开关，该些开关耦接于该第一电阻与该第二电阻之间，且该些开关中未直接连接到该输出节...

【专利技术属性】
技术研发人员：李元胜，刘曜嘉，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：