占空比校正装置和包括占空比校正装置的半导体器件制造方法及图纸

本公开涉及占空比校正装置和包括其的半导体器件。占空比校正装置包括时钟生成电路、第一校正脉冲生成电路和第二校正脉冲生成电路以及占空比校正电路。时钟生成电路生成第一至第三分频时钟信号，每一个分频时钟信号都具有相对于参考时钟信号的相位偏移。第一校正脉冲生成电路通过检测延迟的时钟信号与第一分频时钟信号和第二分频时钟信号之间的相位差来生成第一校正脉冲。第二校正脉冲生成电路通过检测第二分频时钟信号与第三分频时钟信号之间的相位差来生成第二校正脉冲。占空比校正电路检查第一和第二校正脉冲是否在参考时钟信号的预设的逻辑电平处而生成，并根据检查结果在用于参考时钟信号的占空比校正操作中反映第一校正脉冲或第二校正脉冲。映第一校正脉冲或第二校正脉冲。映第一校正脉冲或第二校正脉冲。

【技术实现步骤摘要】
占空比校正装置和包括占空比校正装置的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2021年9月27日提交的韩国专利申请第10
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2021
‑
0126911号的优先权，其整体通过引用并入本文。


[0003]各种实施例涉及一种占空比校正装置，以及一种包括占空比校正装置的半导体器件。

技术介绍

[0004]集成电路和其它类型的半导体器件的数据传送速度不断提高。这给系统设计者带来了一定的挑战。例如，使用高频时钟信号在集成电路之间传送数据可能会对以更高的传送速度的性能产生不利影响。为了补偿这些影响，一些集成电路芯片使用多相位时钟信号，其频率低于用于在集成电路之间进行数据传送的时钟信号的频率。然而，这种方法已被证明具有缺点。

技术实现思路

[0005]各种实施例致力于提供一种占空比校正装置以及包括该占空比校正装置的半导体器件，占空比校正装置包括能够根据检测多相位时钟信号之间的相位差的结果执行占空比校正操作的占空比校正电路。
[0006]本专利技术要解决的技术问题不限于上述技术问题，本领域技术人员将通过以下描述清楚地理解其它未提及的技术问题。
[0007]根据本专利技术的一个实施例，一种占空比校正装置可以包括：时钟生成电路，其被配置为生成第一分频时钟信号至第三分频时钟信号，所述第一分频时钟信号至所述第三分频时钟信号中的每一个都具有与参考时钟信号的相位偏移；第一校正脉冲生成电路，其被配置为通过检测延迟的时钟信号与所述第一分频时钟信号和所述第二分频时钟信号之间的相位差来生成第一校正脉冲，所述延迟的时钟信号是通过延迟所述参考时钟信号而生成的；第二校正脉冲生成电路，其被配置为通过检测所述第二分频时钟信号与所述第三分频时钟信号之间的相位差来生成第二校正脉冲；以及占空比校正电路，其被配置为检查所述第一校正脉冲和所述第二校正脉冲是否在所述参考时钟信号的预设的逻辑电平处生成，以及根据检查结果在用于所述参考时钟的占空比校正操作中反映所述第一校正脉冲或所述第二校正脉冲中的至少一个。
[0008]根据本专利技术的一个实施例，一种半导体器件可以包括：数据焊盘和数据选通焊盘；时钟生成电路，其被配置为通过以设定的比率对写入时钟信号进行分频来生成第一写入时钟信号至第四写入时钟信号，所述写入时钟信号经由所述数据选通焊盘而接收；第一对准电路，其被配置为响应于所述第一写入时钟信号至所述第四写入时钟信号来对准写入数据，所述写入数据经由所述数据焊盘而输入，并且经由第一时钟传输路径和第一数据传输
路径传送所述第一写入时钟信号至所述第四写入时钟信号以及所述写入数据；以及第一占空比校正装置至第四占空比校正装置，所述第一占空比校正装置至所述第四占空比校正装置中的每一个都被配置为：接收经由所述第一时钟传输路径传送的所述第一写入时钟信号至所述第四写入时钟信号，根据所述第一写入时钟信号至所述第四写入时钟信号的相位交替地接收所述第一写入时钟信号至所述第四写入时钟信号中的一个作为参考时钟信号并接收所述第一写入时钟信号至所述第四写入时钟信号中的剩余信号作为第一分频时钟信号至第三分频时钟信号，检测所述参考时钟信号与所述第一分频时钟信号至所述第三分频时钟信号之间的相位差，以及对所述参考时钟信号执行占空比校正操作。
[0009]根据本专利技术的实施例，一种半导体器件可以包括：命令焊盘、时钟焊盘和数据选通焊盘；时钟生成电路，其被配置为响应于经由命令焊盘接收的读取命令，通过以设定的比率对外部时钟信号进行分频来生成第一读取时钟信号至第四读取时钟信号，所述外部时钟信号经由所述时钟焊盘输入，并且将所述第一读取时钟信号至所述第四读取时钟信号传送至第一时钟传输路径和所述数据选通焊盘；第一对准电路，其被配置为响应于经由所述第一时钟传输路径接收的所述第一读取时钟信号至所述第四读取时钟信号而对准读取数据，所述读取数据从存储单元区域输出，以及经由第二时钟传输路径和第一数据传输路径来传送所述第一读取时钟信号至所述第四读取时钟信号和所述读取数据；以及第一占空比校正装置至第四占空比校正装置，所述第一占空比校正装置至所述第四占空比校正装置中的每一个都被配置为：接收经由所述第一时钟传输路径和所述第二时钟传输路径传送的所述第一读取时钟信号至所述第四读取时钟信号，根据所述第一读取时钟信号至所述第四读取时钟信号的相位交替地接收所述第一读取时钟信号至所述第四读取时钟信号中的一个作为参考时钟信号并接收所述第一读取时钟信号至所述第四读取时钟信号中的其余信号作为第一分频时钟信号至第三分频时钟信号，检测所述参考时钟信号与所述第一分频时钟信号至所述第三分频时钟信号之间的相位差，以及对所述所述参考时钟信号执行占空比校正操作。
[0010]根据本专利技术的一个实施例，一种占空比校正装置可以包括：时钟生成电路，其被配置为接收输入时钟信号并且生成参考时钟信号和第一分频时钟信号至第三分频时钟信号，所述第一分频时钟信号具有与所述参考时钟信号的相位偏移，所述第二分频时钟信号具有与所述第一时钟信号的相位偏移，以及所述第三分频时钟信号具有与所述第二时钟信号的相位偏移；延迟电路，其被配置为延迟所述参考时钟信号并且生成延迟的时钟信号；第一校正脉冲生成电路，其被配置为将所述延迟的时钟信号和所述第一分频时钟信号组合以生成校正时钟信号，并且基于所述校正时钟信号和所述第二分频时钟信号来生成第一校正脉冲；第二校正脉冲生成电路，其被配置为基于所述第二分频时钟信号和所述第三分频时钟信号来生成第二校正脉冲；以及占空比校正电路，其被配置为：接收所述参考时钟信号以及所述第一校正脉冲和所述第二校正脉冲，检查所述第一校正脉冲和所述第二校正脉冲是否在所述参考时钟信号的预设的逻辑电平处生成，以及基于检查结果使用所述第一校正脉冲和所述第二校正脉冲中的至少一个，以来校正所述参考时钟信号的占空比。
[0011]本技术可以根据检测包括参考时钟信号以及第一分频时钟信号至第三分频时钟信号的多相位时钟信号之间的相位差的结果对参考时钟信号执行占空比校正操作。
[0012]具体地，本技术可以检测参考时钟信号与第一分频时钟信号和第二分频时钟信号
之间的相位差，以生成用于扩大参考时钟信号的预设的逻辑电平的第一校正脉冲，检测第二分频时钟信号与第三分频时钟信号之间的相位差，以生成用于降低参考时钟信号的预设的逻辑电平的第二校正脉冲，以及根据参考时钟信号的预设的逻辑电平以及第一校正脉冲和第二校正脉冲的生成时间点，在用于所述参考时钟信号的占空比校正操作中反映所述第一校正脉冲和所述第二校正脉冲中的至少一个。
[0013]因此，可以最小化在传送多相位时钟信号的过程中占空比错误的发生。
附图说明
[0014]图1示出了多相位时钟信号的示例。
[0015]图2示出了占空比校正装置的实施例。
[0016]图3A和图3B示出了第一校正脉冲生成电路和第二校正脉冲生成电路的实施例。
[0017]图4A和图4B示出了占空比校正电路的实施例。
[0018]图5A至图5C、图6A至本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种占空比校正装置，包括：时钟生成电路，其：生成第一分频时钟信号至第三分频时钟信号，每一个分频时钟信号都具有与参考时钟信号的相位偏移；第一校正脉冲生成电路，其：通过检测延迟的时钟信号与所述第一分频时钟信号和所述第二分频时钟信号之间的相位差来生成第一校正脉冲，所述延迟的时钟信号是通过延迟所述参考时钟信号而生成的；第二校正脉冲生成电路，其：通过检测所述第二分频时钟信号与所述第三分频时钟信号之间的相位差来生成第二校正脉冲；以及占空比校正电路，其：检查所述第一校正脉冲和所述第二校正脉冲是否在所述参考时钟信号的预设的逻辑电平处生成，以及根据检查结果在用于所述参考时钟信号的占空比校正操作中反映所述第一校正脉冲或所述第二校正脉冲中的至少一个。2.根据权利要求1所述的占空比校正装置，其中，所述占空比校正电路在所述占空比校正操作中反映所述第一校正脉冲或所述第二校正脉冲中的一个，所述第一校正脉冲或所述第二校正脉冲中的所述一个在所述参考时钟信号的所述预设的逻辑电平处生成。3.根据权利要求2所述的占空比校正装置，其中，所述占空比校正电路包括：组合校正电路，其：当所述第一校正脉冲在所述参考时钟信号的所述预设的逻辑电平处生成时，执行第一组合操作以将所述第一校正脉冲与所述参考时钟信号组合；以及删除校正电路，其：当所述第二校正脉冲以在所述组合校正电路输出的第一校正时钟信号的预设的逻辑低电平处而生成时，执行第一删除操作以从所述第一校正时钟信号删除所述第二校正脉冲。4.根据权利要求3所述的占空比校正装置，其中，所述第一校正脉冲生成电路包括：时钟组合电路，其执行第二组合操作以将所述延迟的时钟信号与所述第一分频时钟信号组合；以及第一校正脉冲输出电路，其：在从所述时钟组合电路输出的第二校正时钟信号的上升沿处激活所述第一校正脉冲，以及当所述第二校正时钟信号和反相的第二分频时钟信号都处于预设的逻辑电平时，输出激活的所述第一校正脉冲。5.根据权利要求3所述的占空比校正装置，其中，所述第二校正脉冲生成电路在所述第二分频时钟信号的上升沿处激活所述第二校正脉冲，以及当所述第二分频时钟信号和反相的第三分频时钟信号都处于逻辑高电平时，输出激活的所述第二校正脉冲。6.根据权利要求1所述的占空比校正装置，其中，所述时钟生成电路：生成依次具有90
°
的相位差的所述参考时钟信号以及所述第一分频时钟信号至所述第三分频时钟信号，所述参考时钟信号以及所述第一分频时钟信号至所述第三分频时钟信号是通过以1/4的比率对输入时钟信号进行分频而生成的。7.一种半导体器件，包括：数据焊盘和数据选通焊盘；时钟生成电路，其：通过以设定的比率对写入时钟信号进行分频来生成第一写入时钟信号至第四写入时钟信号，所述写入时钟信号是经由所述数据选通焊盘接收的；第一对准电路，其：响应于所述第一写入时钟信号至所述第四写入时钟信号而对准写入数据，所述写入数据是经由所述数据焊盘输入的，以及经由第一时钟传输路径和第一数
据传输路径来传送所述第一写入时钟信号至所述第四写入时钟信号以及所述写入数据；以及第一占空比校正装置至第四占空比校正装置，其每个均：接收经由所述第一时钟传输路径传送的所述第一写入时钟信号至所述第四写入时钟信号，根据所述第一写入时钟信号至所述第四写入时钟信号的相位交替地接收所述第一写入时钟信号至所述第四写入时钟信号中的一个作为参考时钟信号并且接收所述第一写入时钟信号至所述第四写入时钟信号中的剩余信号作为第一分频时钟信号至第三分频时钟信号，检测所述参考时钟信号与所述第一分频时钟信号至所述第三分频时钟信号之间的相位差，以及对所述参考时钟信号执行占空比校正操作。8.根据权利要求7所述的半导体器件，其中，所述第一占空比校正装置至所述第四占空比校正装置中的每一个包括：第一校正脉冲生成电路，其：通过检测延迟的时钟信号与所述第一分频时钟信号和所述第二分频时钟信号之间的相位差来生成第一校正脉冲，所述延迟的时钟信号是通过延迟所述参考时钟信号获得的；第二校正脉冲生成电路，其：通过检测所述第二分频时钟信号与所述第三分频时钟信号之间的相位差来生成第二校正脉冲；以及占空比校正电路，其：检查所述第一校正脉冲和所述第二校正脉冲是否在所述参考时钟信号的预设的逻辑电平处生成，以及根据检查结果在用于所述参考时钟信号的占空比校正操作中反映所述第一校正脉冲和所述第二校正脉冲中的至少一个。9.根据权利要求8所述的半导体器件，其中，所述占空比校正电路在所述占空比校正操作中反映所述第一校正脉冲或所述第二校正脉冲中的一个，所述第一校正脉冲或所述第二校正脉冲在所述参考时钟信号的所述预设的逻辑电平处生成。10.根据权利要求9所述的半导体器件，其中，所述占空比校正电路包括：组合校正电路，其：当在所述参考时钟信号的所述预设的逻辑电平处生成所述第一校正脉冲时，执行第一组合操作以将所述第一校正脉冲与所述参考时钟信号组合；以及删除校正电路，其：当在从所述组合校正电路输出的第一校正时钟信号的预设的逻辑低电平处生成所述第二校正脉冲时，选择性地执行第一删除操作以从所述第一校正时钟信号中删除所述第二校正脉冲。11.根据权利要求10所述的半导体器件，其中，所述第一校正脉冲生成电路包括：时钟组合电路，其执行第二组合操作以将所述延迟的时钟信号与所述第一分频时钟信号组合；以及第一校正脉冲输出电路，其：在从所述时钟组合电路输出的第二校正时钟信号的上升沿处激活所述第一校正脉冲，以及当所述第二校正时钟信号和反相的第二分频时钟信号都处于预设的逻辑电平时输出激活的所述第一校正脉冲。12.根据权利要求10所述的半导体器件，其中，所述第二校正脉冲生成电路：在所述第二分频时钟信号的上升沿处激活所述第二校正脉冲，以及当所述第二分频时钟信号和反相的第三分频时钟信号都处于逻辑高电平时输出激活的所述第二校正脉冲。13.根据权利要求7所述的半导体器件，还包括：第二对准电路，其：响应于经由所述第一时钟传输路径接收的所述第一写入时钟信号
至所述第四写入时钟信号而对准经由所述第一数据传输路径而接收的所述写入数据，以及经由第二时...

【专利技术属性】
技术研发人员：李昶权，吴受玹，李珍炯，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：