一种带自校准结构的可调方波延时电路制造技术

一种带自校准结构的可调方波延时电路，利用上升沿延时复用的方式实现对方波双边即上升沿和下降沿的等时长的延时，保证了输入输出方波的占空比一致，并且能够屏蔽PVT变化带来的影响；利用自校准结构减小工艺偏差等非理想因素产生的延时误差；利用DAC控制延时时间，可以实现高分辨率延时调节，实现一种稳定可调的方波延时电路。方波延时电路。方波延时电路。

【技术实现步骤摘要】
一种带自校准结构的可调方波延时电路


[0001]本专利技术属于集成电路
，具体涉及一种带自校准结构的可调方波延时电路。

技术介绍

[0002]稳定可调的方波延时电路在信号处理、数据采集、时间数字转换器等电路中起着重要的作用。目前的方波延时电路，如CN207166471U公开的一种用于可控硅延时触发的方波延时电路，存在着方波上升沿延时和下降沿延时难以严格保持一致以及延时受工艺偏差等非理想因素影响大的缺点。

技术实现思路

[0003]针对上述
技术介绍
中存在的问题，本专利技术提出一种带自校准结构的可调方波延时电路，在电路中增加一种自校准结构减小工艺偏差等非理想因素对电路延时的影响，从电路结构上保证方波的上升沿延时等于下降沿延时，避免延时电路影响方波的占空比，利用DAC控制延时时间，可以实现高分辨率延时调节，最终实现一种稳定可调的方波延时电路。
[0004]一种带自校准结构的可调方波延时电路，包括可调上升沿延时单元、延时校准计数器以及上升沿延时复用单元，其中上升沿延时复用单元包括数据选择器和窄脉冲采样输出单元；可调上升沿延时单元与数据选择器连接，数据选择器作为电路整体的输入端；可调上升沿延时单元、延时校准计数器和窄脉冲采样输出单元之间互相连接，窄脉冲采样输出单元作为电路整体的输出端；
[0005]方波信号从数据选择器的IN端输入，方波信号的反相信号从数据选择器的INB端输入，延时后的方波信号从窄脉冲采样输出单元的OUT端输出。
[0006]本专利技术达到的有益效果为：
[0007](1)利用上升沿延时复用的方式实现对方波双边(上升沿和下降沿)等时长的延时，保证了输入输出方波的占空比一致，并且该方法能够屏蔽PVT变化带来的影响。
[0008](2)利用自校准结构减小工艺偏差等非理想因素产生的延时误差。
[0009](3)利用DAC控制延时时间，可以实现高分辨率延时调节，实现一种稳定可调的方波延时电路。
附图说明
[0010]图1为本专利技术实施例中的系统顶层拓扑图。
[0011]图2为本专利技术实施例中的上升沿延时单元内部电路图。
[0012]图3为本专利技术实施例中的延时校准计数器内部电路图。
[0013]图4为本专利技术实施例中的延时步长Δ
t
示意图。
[0014]图5为本专利技术实施例中的延时校准原理示意图。
[0015]图6为本专利技术实施例中的延时校准时序图(n＝3)。
[0016]图7为本专利技术实施例中的双向延时时序图。
具体实施方式
[0017]下面结合说明书附图对本专利技术的技术方案做进一步的详细说明。
[0018]本专利技术所提出的方波延时电路顶层拓扑图如图1所示，需要延时的方波信号从左边的IN端输入，INB为输入信号的反相信号，延时后的方波信号从右边的OUT端输出。顶层电路由可调上升沿延时单元、延时校准计数器以及上升沿延时复用单元组成，下文为系统工作流程以及子模块原理的详细阐述。
[0019]首先，系统执行延时校准，在执行校准时，可调上升沿延时单元的输入脉冲为参考时钟CLK_REF，该时钟信号由晶振产生，精度和稳定性高。VREF会配置在最大延时状态，即DAC的输入Bit_0<7:0>配置为全1，校准时序如图6所示，当延时校准到CLK_REF的半周期长时校准完成，ok信号输出为1，此时系统最大的可配置延时时间就被校准至参考时钟周期的一半。系统切换待延时方波为输入，系统对待延时方波的上升沿和下降沿进行延时，最终输出为OUT，时序如图7所示。
[0020]下面将通过对系统子模块具体工作原理的讲解来详细说明整个系统的工作原理。
[0021]可调上升沿延时单元：图2为可调上升沿延时模块内部电路图，脉冲从CIN端输入，I0为外部下拉偏置电流，PM0和PM1组成的电流镜复制电流I0，当CIN为高时，PM2打开，NM0关闭，此时电流I0会对电容阵列充电，电容电压会线性上升，当电容电压达到输出级比较器的翻转电压VREF时COUT端输出为高，实现对上升沿的延时，其中V
REF
电压由外部的8位DAC产生，DAC输入信号为Bit_0<7:0>,通过调整Bit_0<7:0>可以实现对总延时的设定。当CIN为低时，PM2关闭，NM0打开，由于放电没有电流限制，电容会迅速放电，COUT输出为低，故对下降沿几乎无延时。电容阵列由C<n:0>组成，参数为：C<1>＝2C<0>，C<2>＝2C<1>，C<3>＝2C<2>，......，C<n>＝2C<n
‑
1>。M<n:0>为电容选择开关管，对应的控制信号为Bit_1<n:0>。可以实现对总接入的电容大小进行配置，该可编程电容阵列的功能是为了配合延时校准计数器产生不同的延时步进值，延时具体计算过程如下：
[0022]延时步长Δ
t
：延时步长Δ
t
如图4所示，是指DAC输入Bit_0<7:0>最小位变化对应的延时变化量。已知电容阵列两端压差和电流关系式为：V
CAP
为电容阵列两端压差，得t代表时间，当V
CAP
＝VREF时比较器翻转，由得其中Δ
VREF
为DAC的LSB电压，C为实际接入的总电容。
[0023]总延时td：通过配置8位DAC的输入Bit_0<7:0>即可设定总延时，总延时td＝t0+nΔ
t
,(n为Bit_0<7:0>对应的十进制，t0为系统延时)，可以看出总延时和输入Bit_0<7:0>是线性相关的。
[0024]延时校准计数器：图3为延时校准计数器的内部原理图，图6为校准过程的时序图。触发器DFF<n:0>组成一个n位二进制计数器，DFF_4和DFF_5组成一个2位移位寄存器，其输出接同或门XNOR_0，功能是检测是否校准完成，校准完成ok为1，反之为0。该模块具体工作原理为：CLK_REF信号经过上升沿延时单元后输出为Cali_pulse信号，校准未完成时该信号的上升沿会触发n位二进制计数器进行计数，计数器输出信号为Bit_1<n:0>，该信号控制上
升沿延时单元内部电容阵列的通断，随着计数的增加，电容阵列的总电容随之增加，延时步进值也相应增加，对应最大延时增加，如图5所示，V
CAP
电压上升的斜率随着总接入电容本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带自校准结构的可调方波延时电路，其特征在于：所述电路包括可调上升沿延时单元、延时校准计数器以及上升沿延时复用单元，其中上升沿延时复用单元包括数据选择器和窄脉冲采样输出单元；可调上升沿延时单元与数据选择器连接，数据选择器作为电路整体的输入端；可调上升沿延时单元、延时校准计数器和窄脉冲采样输出单元之间互相连接，窄脉冲采样输出单元作为电路整体的输出端；方波信号从数据选择器的IN端输入，方波信号的反相信号从数据选择器的INB端输入，延时后的方波信号从窄脉冲采样输出单元的OUT端输出。2.根据权利要求1所述的一种带自校准结构的可调方波延时电路，其特征在于：可调上升沿延时单元中，脉冲从CIN端输入，I0为外部下拉偏置电流，PMOS管PM0和PM1组成的电流镜复制电流I0；当CIN为高时，PM2打开，NMOS管NM0关闭，此时电流I0对电容阵列充电，电容电压线性上升，当电容电压达到输出级比较器的翻转电压VREF时COUT端输出为高，实现对上升沿的延时；其中VREF电压由外部的8位DAC产生，DAC输入信号为Bit_0<7:0>，通过调整Bit_0<7:0>实现对总延时的设定；当CIN为低时，PM2关闭，NM0打开，电容迅速放电，COUT输出为低，对下降沿无延时。3.根据权利要求2所述的一种带自校准结构的可调方波延时电路，其特征在于：电容阵列由电容C<n:0>和电容选择开关管M<n:0>组成，其中C<1>＝2C<0>，C<2>＝2C<1>，C<3>＝2C<2>，......，C<n>＝2C<n
‑
1>；电容选择开关管M<n:0>对应的控制信号为Bit_1<n:0>，实现对总接入的电容大小进行配置；电容阵列的功能是为了配合延时校准计数器产生不同的延时步进值。4.根据权利要求3所述的一种带自校准结构的可调方波延时电路，其特征在于：电容阵列的延时具体计算过程如下：将DAC输入Bit_0<7:0>最小位变化对应的延时变化量定义为延时步长Δ
t
；已知电容阵列两端压差和电流关系式为：V
CAP
为电容阵列两端压差，得t代表时间，当V
CAP
＝V
REF
时比较器翻转，由得其中Δ
VREF
为DAC的LSB电压，C为实际接入的总电容；通过配置8位DAC的输入Bit_0<7:0&gt...

【专利技术属性】
技术研发人员：王天凯，张瑛，张军辉，
申请(专利权)人：南京邮电大学，
类型：发明
国别省市：