延迟电路和包括该延迟电路的时钟误差校正装置制造方法及图纸

一种用于时钟信号的延迟电路，包括第一信号发生器、第一反相电路、第二信号发生器和第二反相电路。第一信号发生器被配置为基于延迟码生成多个第一开关信号。第一反相电路包括多个第一反相器，其分别响应于多个第一开关信号而选择性地开启，并且被配置为调节时钟信号的第一边沿和第二边沿两者的第一延迟时间。第二信号发生器被配置为基于占空比码生成多个第二开关信号。第二反相电路包括多个第二上拉单元和多个第二下拉单元，多个第二上拉单元中的相应的第二上拉单元或多个第二下拉单元中的相应的第二下拉单元响应于多个第二开关信号中的相应的第二开关信号而选择性地开启。第二反相电路被配置为调节时钟信号的第一边沿、第二边沿、或第一边沿和第二边沿两者的第二延迟时间。时间。时间。

【技术实现步骤摘要】
延迟电路和包括该延迟电路的时钟误差校正装置
[0001]相关申请的交叉引用
[0002]本申请要求于2021年10月13日提交至韩国知识产权局(KIPO)的韩国专利申请No.10
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2021
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0135742的优先权，其内容通过引用整体并入本文中。


[0003]示例实施例总体上涉及一种半导体集成电路，更具体地，涉及一种用于时钟信号的延迟电路和一种包括该延迟电路的时钟误差校正装置。

技术介绍

[0004]半导体电路或电子装置可以基于时钟信号来操作。此外，在各种半导体电路中，可以使用包括具有不同相位的多个时钟信号的多相位时钟信号。然而，在使用多相位时钟信号的电路中，可能出现其中多个时钟信号具有不期望的相位差的相位误差(例如，正交误差或偏斜)，或者其中每个时钟信号具有不期望的占空比的占空比误差。因此，相位误差校正器(例如，正交误差校正器)可用于校正相位误差，并且占空比校正器可用于校正占空比误差。然而，即使使用相位误差校正器和占空比校正器，也可能作为相位误差校正器校正相位误差的结果而导致多相位时钟信号的占空比误差，并且/或者可能作为占空比校正器校正占空比误差的结果而导致多相位时钟信号的相位误差。

技术实现思路

[0005]本公开的至少一个示例实施例提供了一种适合于校正相位误差和占空比误差两者的延迟电路。
[0006]本公开的至少一个示例实施例提供了一种校正相位误差和占空比误差两者的时钟误差校正装置。
[0007]根据示例实施例，一种用于时钟信号的延迟电路包括第一信号发生器、第一反相电路、第二信号发生器和第二反相电路。第一信号发生器被配置为基于延迟码生成多个第一开关信号。第一反相电路包括多个第一反相器，其响应于多个第一开关信号而选择性地开启，并且被配置为调节时钟信号的第一边沿和第二边沿两者的第一延迟时间。第二信号发生器基于占空比码生成多个第二开关信号。第二反相电路包括多个第二上拉单元和多个第二下拉单元，多个第二上拉单元中的各个第二上拉单元或多个第二下拉单元中的各个第二下拉单元响应于多个第二开关信号中的各个第二开关信号而选择性地开启。第二反相电路被配置为调节时钟信号的第一边沿、第二边沿、或第一边沿和第二边沿的第二延迟时间。
[0008]根据示例实施例，一种用于具有不同相位的多个时钟信号的时钟误差校正装置包括多个延迟电路、多路径选择电路、相位检测器和码控制电路。多个延迟电路分别位于多个时钟信号的路径中。所述多路径选择电路被配置为在相位校正时段中选择从所述多个延迟电路输出的所述多个时钟信号中的两个相邻的时钟信号，在所述相位校正时段中将所述两个相邻的时钟信号中的一个延迟一个时钟间隔，在占空比校正时段中选择从所述多个延迟
电路输出的所述多个时钟信号中的两个相反时钟信号，并且在所述占空比校正时段中使所述两个相反时钟信号中的一个反相。相位检测器被配置为在相位校正时段中比较从多路径选择电路输出的两个相邻的时钟信号的相位，并且在占空比校正时段中比较从多路径选择电路输出的两个相反时钟信号的相位。码控制电路被配置为存储时钟间隔的间隔码，存储多个延迟码和多个占空比码，响应于相位校正时段中的相位检测器的输出信号来调节间隔码和多个延迟码，以及响应于占空比校正时段中的相位检测器的输出信号来调节多个占空比码。多个延迟电路中的每一个被配置为响应于多个延迟码中的相应延迟码来调节多个时钟信号中的相应时钟信号的第一边沿和第二边沿两者的第一延迟时间，并且响应于多个占空比码中的相应占空比码来调节相应时钟信号的第一边沿、第二边沿、或第一边沿和第二边沿两者的第二延迟时间。
[0009]根据示例实施例，一种用于具有不同相位的第一、第二、第三和第四时钟信号的时钟误差校正装置包括第一、第二、第三和第四延迟电路、多路径选择电路、相位检测器和码控制电路。第一、第二、第三和第四延迟电路分别在第一、第二、第三和第四时钟信号的路径中。所述多路径选择电路被配置为在相位校正时段的第一子时段中输出第二时钟信号和延迟了一个时钟间隔的第一时钟信号，在相位校正时段的第二子时段中输出第三时钟信号和延迟了一个时钟间隔的第二时钟信号，在相位校正时段的第三子时段中输出第四时钟信号和延迟了一个时钟间隔的第三时钟信号，在相位校正时段的第四子时段中输出第一时钟信号和延迟了一个时钟间隔的第四时钟信号，以及通过在占空比校正时段中使第一时钟信号反相来输出第一反相时钟信号和第三时钟信号。相位检测器被配置为在相位校正时段的第一子时段中比较第二时钟信号的上升沿和被延迟了一个时钟间隔的第一时钟信号的上升沿，在相位校正时段的第二子时段中比较第三时钟信号的上升沿和被延迟了一个时钟间隔的第二时钟信号的上升沿，在相位校正时段的第三子时段中比较第四时钟信号的上升沿和被延迟了一个时钟间隔的第三时钟信号的上升沿，在相位校正时段的第四子时段中比较第一时钟信号的上升沿和被延迟了一个时钟间隔的第四时钟信号的上升沿，以及在占空比校正时段中比较第一反相时钟信号的上升沿和第三时钟信号的上升沿。码控制电路被配置为存储用于时钟间隔的间隔码、用于第一、第二、第三和第四时钟信号的第一、第二、第三和第四延迟码，并且存储用于第一、第二、第三和第四时钟信号的第一、第二、第三和第四占空比码，在相位校正时段的第一子时段中响应于相位检测器的输出信号来调节第二延迟码，在相位校正时段的第二子时段中响应于相位检测器的输出信号来调节第三延迟码，在相位校正时段的第三子时段中响应于相位检测器的输出信号来调节第四延迟码，在相位校正时段的第四子时段中响应于相位检测器的输出信号来调节间隔码，并且在占空比校正时段中响应于相位检测器的输出信号来调节第一占空比码。第一、第二、第三和第四延迟电路中的每一个被配置为响应于第一、第二、第三和第四延迟码中的相应延迟码来调节第一、第二、第三和第四时钟信号中的相应时钟信号的上升沿和下降沿两者的第一延迟时间，并且被配置为响应于第一、第二、第三和第四占空比码中的相应占空比码来调节相应时钟信号的上升沿、下降沿或上升沿和下降沿两者的第二延迟时间。多路径选择电路被配置为响应于间隔码调节时钟间隔。
[0010]如上所述，根据示例实施例的延迟电路可以被配置为基于延迟码来调节时钟信号的第一边沿和第二边沿两者的第一延迟时间，并且可以基于占空比码来调节时钟信号的第
一边沿和第二边沿中的一个或两者的第二延迟时间。因此，延迟电路可用于校正多相位时钟信号的相位误差和占空比误差两者。
[0011]此外，根据示例实施例的时钟误差校正装置可通过比较具有不同相位的多个时钟信号中的两个相邻的时钟信号的第一边沿来校正多个时钟信号的相位误差，并可通过比较每个时钟信号的第二边沿与每个时钟信号的相反时钟信号的第一边沿来调节每个时钟信号的第二边沿以校正多个时钟信号的占空比误差。因此，时钟误差校正装置可以校正多个时钟信号的相位误差和占空比误差二者。
附图说明
[0012]从以下结合附图的详细描述中，将更清楚地理解示意性而非限制性的示例实施例。
[0013]图1是示出根据本专利技术构思的示例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于时钟信号的延迟电路，所述延迟电路包括：第一信号发生器，其被配置为基于延迟码生成多个第一开关信号；第一反相电路，其包括响应于所述多个第一开关信号而选择性地开启的多个第一反相器，所述第一反相电路被配置为调节所述时钟信号的第一边沿和第二边沿两者的第一延迟时间；第二信号发生器，其被配置为基于占空比码生成多个第二开关信号；以及第二反相电路，其包括多个第二上拉单元和多个第二下拉单元，所述多个第二上拉单元中的相应的第二上拉单元或所述多个第二下拉单元中的相应的第二下拉单元响应于所述多个第二开关信号中的相应的第二开关信号而选择性地开启，所述第二反相电路被配置为调节所述时钟信号的第一边沿、所述第二边沿、或所述时钟信号的第一边沿和所述第二边沿两者的第二延迟时间。2.根据权利要求1所述的延迟电路，其中，所述多个第一反相器包括：多个第一上拉单元，其并联连接在第一电源线与输出节点之间；以及多个第一下拉单元，其并联连接在所述输出节点与第二电源线之间，其中，所述多个第一下拉单元中的每一个包括：第一NMOS晶体管，其被配置为接收所述时钟信号；以及第二NMOS晶体管，其被配置为接收所述多个第一开关信号中的对应一个，并且其中，所述多个第一上拉单元中的每一个包括：第一PMOS晶体管，其被配置为接收所述时钟信号；以及第二PMOS晶体管，其被配置为接收所述多个第一开关信号中的所述对应一个的反相信号。3.根据权利要求2所述的延迟电路，其中，所述第一反相电路还包括：第三反相器，其与所述多个第一反相器并联连接，并且其中，所述第三反相器包括：PMOS晶体管，其连接在所述第一电源线与所述输出节点之间，并被配置为接收所述时钟信号；以及NMOS晶体管，其连接在所述输出节点与所述第二电源线之间，并且被配置为接收所述时钟信号。4.根据权利要求1所述的延迟电路，其中，所述多个第二上拉单元并联连接在第一电源线与输出节点之间；并且其中，所述多个第二下拉单元并联连接在所述输出节点与第二电源线之间，所述多个第二下拉单元中的所述相应的第二下拉单元响应于所述多个第二开关信号而选择性地开启，其中，所述多个第二下拉单元中的每一个包括：第三NMOS晶体管，其被配置为接收所述时钟信号；以及第四NMOS晶体管，其被配置为接收所述多个第二开关信号中的对应一个，并且其中，所述多个第二上拉单元中的至少一个包括：第三PMOS晶体管，其被配置为接收所述时钟信号；以及第四PMOS晶体管，其被配置为接收第二电源电压。
5.根据权利要求4所述的延迟电路，其中，所述第二反相电路还包括：第四反相器，其与所述多个第二反相器并联连接，并且其中，所述第四反相器包括：PMOS晶体管，其连接在所述第一电源线与所述输出节点之间，并且被配置为接收所述时钟信号；以及NMOS晶体管，其连接在所述输出节点与所述第二电源线之间，并且被配置为接收所述时钟信号。6.根据权利要求1所述的延迟电路，其中，所述多个第二上拉单元并联连接在第一电源线与输出节点之间，所述多个第二上拉单元中的所述相应的第二上拉单元响应于所述多个第二开关信号而选择性地开启；并且其中，所述多个第二下拉单元并联连接在所述输出节点与第二电源线之间，其中，所述多个第二上拉单元中的每一个包括：第三PMOS晶体管，其被配置为接收所述时钟信号；以及第四PMOS晶体管，其被配置为接收所述多个第二开关信号中的对应一个，并且其中，所述多个第二下拉单元中的至少一个包括：第三NMOS晶体管，其被配置为接收所述时钟信号；以及第四NMOS晶体管，其被配置为接收第一电源电压。7.根据权利要求1所述的延迟电路，还包括：第五反相器，其被配置为将从所述第一反相电路输出的时钟信号反相；以及第六反相器，其被配置为将从所述第二反相电路输出的时钟信号反相。8.根据权利要求1所述的延迟电路，其中，所述第一信号发生器包括：第一二进制
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温度计转换器，其被配置为将作为二进制码的所述延迟码转换为第一温度计码；以及第一开关信号生成电路，其被配置为基于所述第一温度计码生成所述多个第一开关信号。9.根据权利要求1所述的延迟电路，其中，所述第二信号发生器包括：第二二进制
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温度计转换器，其被配置为将作为二进制码的所述占空比码转换为第二温度计码；以及第二开关信号生成电路，其被配置为基于所述第二温度计码生成所述多个第二开关信号。10.一种用于具有不同相位的多个时钟信号的时钟误差校正装置，所述时钟误差校正装置包括：多个延迟电路，其分别在所述多个时钟信号的路径中；多路径选择电路，其被配置为在相位校正时段中选择从所述多个延迟电路输出的所述多个时钟信号中的两个相邻的时钟信号，在所述相位校正时段中将所述两个相邻的时钟信号中的一个延迟一个时钟间隔，在占空比校正时段中选择从所述多个延迟电路输出的所述多个时钟信号中的两个相反的时钟信号，并且在所述占空比校正时段中将所述两个相反的时钟信号中的一个反相；
相位检测器，其被配置为在所述相位校正时段中比较从所述多路径选择电路输出的所述两个相邻的时钟信号的相位，并且在所述占空比校正时段中比较从所述多路径选择电路输出的所述两个相反的时钟信号的相位；以及码控制电路，其被配置为存储用于所述时钟间隔的间隔码，存储多个延迟码和多个占空比码，在所述相位校正时段中响应于所述相位检测器的输出信号来调节所述间隔码和所述多个延迟码，以及在所述占空比校正时段中响应于所述相位检测器的输出信号来调节所述多个占空比码，其中，所述多个延迟电路中的每一个被配置为响应于所述多个延迟码中的对应延迟码来调节所述多个时钟信号中的对应时钟信号的第一边沿和第二边沿两者的第一延迟时间，并且响应于所述多个占空比码中的对应占空比码来调节所述对应时钟信号的第一边沿、所述第二边沿、或所述第一边沿和所述第二边沿两者的第二延迟时间。11.根据权利要求10所述的时钟误差校正装置，其中，所述多个时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并且其中，所述时钟误差校正装置的校正周期包括：所述相位校正时段的第一子时段，在所述第一子时段中调节所述第二时钟信号的所述第一延迟时间，使得所述第一时钟信号的第一边沿和所述第二时钟信号的第一边沿具有所述时钟间隔的延迟，所述相位校正时段的第二子时段，在所述第二子时段中调节所述第三时钟信号的所述第一延迟时间，使得所述第二时钟信号的第一边沿和所述第三时钟信号的第一边沿具有所述时钟间隔的延迟，所述相位校正时段的第三子时段，在所述第三子时段中调节所述第四时钟信号的所述第一延迟时间，使得所述第三时钟信号的第一边沿和所述第四时钟信号的第一边沿具有所述时钟间隔的延迟，所述相位校正时段的第四子时段，在所述第四子时段中调节所述时钟间隔，使得所述第四时钟信号的第一边沿和所述第一时钟信号的第一边沿具有所述时钟间隔的延迟，并且其中，在所述占空比校正时段中，通过将所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的一个时钟信号的第二边沿与所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中与所述一个时钟信号相反的时钟信号的第一边沿进行比较，来调节所述一个时钟信号的第二边沿的第二延迟时间。12.根据权利要求10所述的时钟误差校正装置，其中，所述多个时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，所述多个延迟码中的用于所述第一时钟信号的第一延迟码被设置为默认延迟码，并且所述多个延迟码包括用于所述第二时钟信号的第二延迟码、用于所述第三时钟信号的第三延迟码和用于所述第四时钟信号的第四延迟码，其中，在所述相位校正时段的第一子时段中，所述多路径选择电路被配置为输出所述第二时钟信号和延迟了所述时钟间隔的所述第一时钟信号，所述相位检测器被配置为将所述第二时钟信号的第一边沿与延迟了所述时钟间隔的所述第一时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第二延迟码，
其中，在所述相位校正时段的第二子时段中，所述多路径选择电路被配置为输出所述第三时钟信号和延迟了所述时钟间隔的所述第二时钟信号，所述相位检测器被配置为将所述第三时钟信号的第一边沿与延迟了所述时钟间隔的所述第二时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第三延迟码，其中，在所述相位校正时段的第三子时段中，所述多路径选择电路被配置为输出所述第四时钟信号和延迟了所述时钟间隔的所述第三时钟信号，所述相位检测器被配置为将所述第四时钟信号的第一边沿与延迟了所述时钟间隔的所述第三时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第四延迟码，并且其中，在所述相位校正时段的第四子时段中，所述多路径选择电路被配置为输出所述第一时钟信号和延迟了所述时钟间隔的所述第四时钟信号，所述相位检测器被配置为将所述第一时钟信号的第一边沿与延迟了所述时钟间隔的所述第四时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述间隔码。13.根据权利要求10所述的时钟误差校正装置，其中所述多个时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并且所述多个占空比码包括用于所述第一时钟信号的第一占空比码、用于所述第二时钟信号的第二占空比码、用于所述第三时钟信号的第三占空比码和用于所述第四时钟信号的第四占空比码，其中，在第一校正周期的所述占空比校正时段中，所述多路径选择电路被配置为通过将所述第一时钟信号反相来输出第一反相时钟信号和所述第三时钟信号，所述相位检测器被配置为对所述第一反相时钟信号的第一边沿与所述第三时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第一占空比码，其中，在第二校正周期的所述占空比校正时段中，所述多路径选择电路被配置为通过将所述第二时钟信号反...

【专利技术属性】
技术研发人员：李晛燮，申殷昔，崔荣暾，朴俊容，赵泫润，崔桢焕，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：