一种用于射频锁相环的快速自动频率校准电路制造技术

本实用新型专利技术涉及一种用于射频锁相环的快速自动频率校准电路，能够使采用本电路的射频锁相环在较低的压控增益条件下覆盖较大的输出带宽，同时具备较快的锁定速度。本电路采用准闭环结构，包括一个电压比较器、一个脉冲产生器和一个计数器模块，具有结构简单、锁定速度快的特点。计数器模块使用二分查找法和超前进位加法器进一步缩短了锁相环频率粗调节时间，从而加速锁定过程。

【技术实现步骤摘要】

本技术涉及一种应用于射频锁相环(PhaseLockedLoop,简称PLL)的快速自动频率校准(AutoFrequencyCalibration,简称AFC)电路。
技术介绍
PLL是射频接发芯片中的一个重要模块，其噪声性能直接影响到通信质量。压控振荡器(VCO)作为PLL的核心模块，对PLL的输出频率范围和相位噪声性能有决定性的影响。为了设计具有宽调谐范围的VCO，一种方法是增加VCO的压控增益Kvco，但这种方式会显著恶化相位噪声性能；另一种方法是以开关电容阵列取代固定电容，兼顾宽调谐范围和低相位噪声的要求。由于加入了电容阵列，VCO的带宽被划分为了许多个单独的子频段，在每个子频段上通过调节变容二极管的电容值小幅改变振荡频率。当外界产生干扰或者锁相环的分频比改变时，需要AFC电路产生电容阵列控制字来选择电容阵列，让VCO工作在合适的子频段。同时，通信的时效性又要求锁相环有较快的锁定速度，因此研究能够快速锁定的低相位噪声PLL具有非常重要的意义。PLL的锁定时间包括频率粗调节时间和频率细调节时间两部分。采用快速AFC电路能够减小频率粗调节时间，从而加速PLL的锁定速度。现有AFC主要有开环和闭环两种结构。闭环结构中，每次AFC的比较都需要在调谐电压Vctrl稳定之后才能进行，因而锁定时间较长。开环结构中，AFC进行选带时PLL开路，Vctrl接到一个参考电压上(通常是电源电压一半)，VCO输出频率经过N分频后进入计数器计数，同时参考频率信号fref也进入计数器，先溢出的计数器输入频率高，从而调整电容整列控制字。由于计数器输入信号的初始相位不一定相同，为了保证校准的精度，要求计数器有足够高的位数，但是过高的计数器位数会降低AFC校准的速度，延长PLL的锁定时间。
技术实现思路
本技术为了克服现有AFC速度慢的问题，提供一种用于射频锁相环的快速自动频率校准电路。本技术的上述技术问题主要是通过下述技术方案得以解决的：一种用于射频锁相环的快速自动频带校准电路，采用准闭环结构，包括依次连接的电压比较器、脉冲发生器和计数器模块；所述计数器模块包括依次连接的5位四路选择器、5位超前进位加法器、5位双路选择器一、5位寄存器以及5位双路选择器二；所述5位四路选择器的两个输入端分别连接两个5位移位寄存器，分别是5位移位寄存器S1和5位移位寄存器S2；所述5位双路选择器一还分别与5位寄存器以及5位双路选择器二连接；所述5位移位寄存器S1用作加法移位寄存器，存放加数的原码；5位移位寄存器S2用作减法移位寄存器，存放减数的补码；每次比较过程之后加法移位寄存器右移一位，最高位移入0，实现原码减半的功能；减法移位寄存器右移一位，最高位移入1，实现补码减半的功能。在上述的一种用于射频锁相环的快速自动频带校准电路，所述5位超前进位加法器既能进行加法运算又能进行减法运算，其中减法通过加上减数的补码实现。变换过程中，加法器根据电压比较过程的结果确定进行加法或减法运算。加法运算时，VHO选通四位选路器的C<4:0>端，加计数移位寄存器中存放的原码输入超前进位加法器。减法运算时，VLO选通四位选路器的A<4:0>端，减计数移位寄存器中存放的补码输入超前进位加法器。超前进位加法器较普通全加器有明显的速度优势，能够提高AFC电路选带速度本技术采用了新型的准闭环结构，电路结构简单；通过二分查找法搜索最优电容阵列控制字，有效减小比较次数，进而缩短PLL频率粗调节时间；计数器模块中的采用超前进位加法器，比传统的串行加法器速度更快，进一步缩短锁定时间；计数器模块通过补码进行减计数，降低硬件复杂度。附图说明图1是本技术所涉及的AFC电路系统框图。图2是本技术所涉及的AFC电路工作流程图。图3是本技术所涉及的计数器模块结构图。具体实施方式：图1是AFC电路系统框图，包括电压比较器、脉冲产生器和计数器模块三个部分。电压比较器VL端和VH端分别由外部输入参考电压下限(0.5V)和参考电压上限(1.4V)；输入端Vt接VCO的输入端，其输入值为VCO的控制电压；输出端VHI接脉冲产生器的IN1端，当Vt>VH时输出高电平；输出端VLI接脉冲产生器的IN2端，当Vt<VL时输出高电平。脉冲产生器的输入端IN1、IN2分别接电压比较器的VHI和VLI端；输出端Out1和Out2分别接计数器模块的Cnt+和Cnt-；SW1端接计数器模块的SW2端；CLK端接入外部时钟信号。计数器模块输入端Cnt+和Cnt-分别接脉冲产生器的Out1和Out2；SW2端接脉冲产生器的SW1端；输出端Out接电容阵列的控制开关，其输出值B<4:0>为五位电容阵列控制字，初始值为“10000”；CLK时钟信号由外部接入。图2是AFC电路工作流程图，工作过程包括：初始化过程、电压比较过程和变换过程。初始化过程断开锁相环路，同时将压控振荡器控制电压Vt设置为电源电压的一半(本电路中为0.9V)，电容阵列控制字B<4:0>设置为“10000”，加计数移位寄存器初始值Count+<4:0>为“01000”,减计数移位寄存器初始值Count-<4:0>为“11000”。电压比较过程闭合锁相环路，Vt与参考电压下限VL和上限VH进行比较(本电路中分别为0.5V和1.4V)。当Vt>VH时，电压比较器VHI端输出高电平，VLI端输出低电平，脉冲产生器VHO端和Sw端产生短暂高电平脉冲；当Vt<VL时，电压比较器VLI端输出高电平，VHI端输出低电平，脉冲产生器VLO端和Sw端产生短暂高电平脉冲；当VL<Vt<VH时，VHI和VLI均输出低电平，脉冲产生器无输出。变换过程中，VHO端的脉冲选通计数器模块的加计数通路，使得B<4:0>增加Count+<4:0>；VLO端的脉冲选通计数器模块的减计数通路，使得B<4:0>增加Count-<4:0>。Sw端的脉冲用来把Vt再次设置为0.9V，并触发计数器模块中的两个移位寄存器右移一位，从而达到Count+<4:0>和Count-<4:0>减半的目的,然后进行下一轮的电压比较过程。电压比较过程和变换过程将交替进行直到VL<Vt<VH，VHI和VLI均输出低电平，此时的B<4:0>就是合适的值。图3是AFC电路中的计数器模块结构图，包括一个5位超前进位加法器，一个5位寄存器，一个5位四路选择器，两个5位双路选择器和两个移位寄存器，其中S1是减计数移位寄存器，S2是加计数移位寄存器。S1的D1端口接高电平，CLK1接脉冲产生器的SW1端，每当SW1端出现高电平脉冲时，S1中的数据Count-<4:0>右移一位，最高位移入“1”，输出端Q1<4:0>接5位四路选择器的A<4：0>端。S2的D2端口接低电平，CLK2接脉冲产生器的SW1端，每当SW1端出现高电平脉冲时，S2中的数据Count+<4:0>右移一位，最高位移入“0”，输出端Q2<4:0>接5位四路选择器的C本文档来自技高网...

【技术保护点】
一种用于射频锁相环的快速自动频率校准电路，其特征在于：采用准闭环结构，包括依次连接的电压比较器、脉冲发生器和计数器模块；所述计数器模块包括依次连接的5位四路选择器、5位超前进位加法器、5位双路选择器一、5位寄存器以及5位双路选择器二；所述5位四路选择器的两个输入端分别连接两个5位移位寄存器，分别是5位移位寄存器S1和5位移位寄存器S2；所述5位双路选择器一还分别与5位寄存器以及5位双路选择器二连接；所述5位移位寄存器S1用作加法移位寄存器，存放加数的原码；5位移位寄存器S2用作减法移位寄存器，存放减数的补码；每次比较过程之后加法移位寄存器右移一位，最高位移入0，实现原码减半的功能；减法移位寄存器右移一位，最高位移入1，实现补码减半的功能。

【技术特征摘要】
1.一种用于射频锁相环的快速自动频率校准电路，其特征在于：采用准闭环结构，包括依次连接的电压比较器、脉冲发生器和计数器模块；所述计数器模块包括依次连接的5位四路选择器、5位超前进位加法器、5位双路选择器一、5位寄存器以及5位双路选择器二；所述5位四路选择器的两个输入端分别连接两个5位移位寄存器，分别是5位移位寄存器S1和5...

【专利技术属性】
技术研发人员：江金光，唐亚男，
申请(专利权)人：武汉大学，
类型：新型
国别省市：湖北;42