校准双端口锁相环路的系统及方法技术方案

本公开涉及校准双端口锁相环路的系统及方法。本公开提供了锁相环路(PLL)，该锁相环路包括高端口校准控制模块(116)，该高端口校准控制模块被配置为：将压控振荡器(VCO)的输入调制值校准(208)到第一调制值，该第一调制值导致所述VCO的输出信号具相对于初始输出频率的正频率变化；以及在第一累积时间段之后捕获(210)所述输出信号的正频率值。所述高端口校准控制模块还被配置为：将所述VCO的输入调制值校准(212)到负调制值，该负调制值导致所述输出信号具有相对于所述初始输出频率的负频率变化；在第二累积时间段之后捕获所述输出信号的负频率值；以及基于正频率值和负频率值之间的差计算校准缩放因子。

【技术实现步骤摘要】

本公开通常涉及锁相环路，更确切地说涉及校准双端口锁相环路。
技术介绍
当所需要的频率调制远远超过锁相环路环路带宽的时候，具有双端口调制的锁相环路(PLL)被广泛用于射频收发器。例如在2.4GHz频段内，大多数通信部署/标准通常以作为基带符号速率的倍数的调制注射速率使用10-100kHz范围内的频率偏差(即，Zigbee：±500kHz；蓝牙低能耗(BLE)：高达±250kHz等等)，该调制注射速率是。例如，Zigbee有2MHz的码片速率并且BLE有1MHz的符号速率，但是PLL的输入可以以参考时钟导出速率(例如，16-48MHz)被施加。宽调制带宽需要使用双端口调制，它使PLL调制速率独立于PLL环路带宽，但要求非常高稳定性的信道频率。由于基于PLL的RF频率生成中有若干噪声源，所以高稳定性要求对PLL环路带宽设置了上限。在双端口调制PLL中，大部分调制通过高端口(highport)直接注入压控振荡器(VCO)，其中该调制按照瞬时VCO电容(或变容二极管控制电压)被缩放到频率传递函数。到VCO输出频率偏差增益(Kmod)的VCO调制命令是频率(或箱式电容(tankcapacitance))以及过程、电压和温度(PVT)变化的函数。为了使VCO直接调制不受瞬时VCO电容-频率传递函数的影响以及避免随PVT变化的精度变化，高端口调制可以使用一组非常细地量化的数字可切换变容二极管(具有微微微法拉(atto-Farads)的电容)实现。在这样的布置中，如果精确地知道高端口变容二极管的频率步长(或Kmod)，就可以精确地实现数字调制，从而就可以精确地计算出实现频率调制命令所需的变容二极管的数量。对于现代连接标准，发射机调制性能要求暗示了在标称条件下对kmod增益评估要优于1-2％的标称精度，但是在最坏情况的条件下需要优于5％。附图说明本公开通过举例的方式说明并且不要被附图所限制，在附图中类似的参考符号表示类似的要素。附图中的要素是为了简便以及清晰而示出的，不一定按比例绘制。图1是锁相环路(PLL)的实施例的方框图。图2是用于校准图1的PLL的高端口调制器的方法的流程图。图3是时间历程图，该图显示了图1的PLL的高端口校准期间的操作的4个不同时间段的例子。图4是可以用于图1的PLL的高端口调制校准控制器的状态图。图5是显示了图1的双端口PLL的频率响应图的例子的图表。具体实施方式公开系统和方法的实施例是为了通过使用稳健的两步调制测量方法估计压控振荡器(VCO)调制组最低有效位(LSB)，并将压控振荡器(VCO)调制组最低有效位(LSB)校准到锁相环路(PLL)中的频率增益。高端口调制器(HPM)校准在每个传输或一系列传输之前进行，以确定在一个或多个传输频率和有效过程、电压和温度(PVT)条件下的VCO调制频率增益的值。HPM校准因子是在两个步骤中确定的：将HPM电容器阵列设置到正和负频率值；以及在一段时间内测量每个值处的传输器的频率响应。在查找表内使用正频率点和负频率点之间的所得差来确定HPM校准因子。图1是PLL100的实施例的方框图，该PLL100包括鉴频鉴相器102、环路滤波器104、压控振荡器(VCO)106、可编程分频器108、加法节点110、乘法节点114、高端口调制校准控制器116、高端口调制器118、频率计数器120以及粗调控制器122。VCO106生成了输出信号(RF_OUTPUT)，其频率是由从高端口调制器118和环路滤波器104施加给VCO106的输入的信号决定的。虽然显示了压控制振荡器，但是也可以使用其它类型的可控振荡器。PLL100可被实施为半导体装置内的集成电路并且用于各种类型的电子系统，诸如恒包络收发器、极性无线电传输器或其它合适的器件。VCO106的RF_OUTPUT信号由放置在PLL100的反馈路径中的可编程分频器108进行采样。RF_OUTPUT信号的频率由可编程分频器108来下分频，并且分频信号被施加给鉴频鉴相器102的输入，其中相位与施加给鉴频鉴相器102的另一输入的参考频率的相位进行比较。参考频率可由稳定的参考发生器(例如晶体振荡器)来提供。应指出，鉴频鉴相器102可以被设计用于比较信号的其它分量，诸如频率或频率和相位两者。鉴频鉴相器102产生与所比较的信号的相位和/或频率的差相关的误差信号，并且确定是否需要升高或降低输入信号的工作频率以与这些输入信号的相位匹配。鉴频鉴相器102的输出是由环路滤波器104通过衰减鉴频鉴相器102的输出的高频分量而处理的，该滤波器可例如是无源低通滤波器。被环路滤波器104所处理的鉴频鉴相器102的输出随后被作为控制输入信号施加给VCO106，以控制VCO输出信号RF_OUTPUT的频率。以这种方式，RF_OUTPUT信号被锁相到所述稳定的参考频率，这意味着当参考频率保持恒定时，已调信号的中心频率不变化。RF_OUTPUT信号被提供给频率计数器120和可编程分频器108。到Σ-Δ调制器112的输入是由加法节点110所提供的目标频率和传输调制信号的和。Σ-Δ调制器112控制了可编程分频器108的分数分频。可编程分频器108将RF_OUTPUT信号用来自Σ-Δ调制器112的输出进行分频。分频的频率由此与参考频率进行比较，从而形成锁相环路。来自环路滤波器104的精细模拟控制进一步调谐VCO106的输出频率。校准的调制值能够导致VCO106的输出处的高端口调制频率响应，该频率补充了VCO106的输出处的低端口调制频率响应。频率计数器120确定RF_OUTPUT信号的频率，并且向高端口调制校准控制器116提供所测量的频率。所测量的频率被用于确定缩放因子，该缩放因子被提供给乘法节点114。来自节点114的传输调制输入和校准缩放因子的积被提供给高端口调制器118。校准的调制从高端口调制器118提供给VCO106以减小所期望的传输调制和RF_OUTPUT信号之间的误差。高端口调制校准控制器116基于在给定模式下的操作的相位和操作模式来控制频率计数器120的操作和复位。粗调控制器122可以被用于校准VCO106。在粗调期间，粗调控制器122可以使用二分搜索或其它合适的操作以将VCO106粗调到所期望的频率的限度内。来自粗调控制器122的频率调谐调整可以被施加给VCO106。参考图1和图2，图2是用本文档来自技高网...

【技术保护点】
一种锁相环路(PLL)，包括：压控振荡器(VCO)，被配置为产生具有可变频率的输出信号；耦接到所述VCO的高端口调制器，所述高端口调制器被配置为基于输入调制值向所述VCO注入调制信号；以及高端口校准控制模块，被配置为：将所述输入调制值校准到第一调制值，该第一调制值导致所述输出信号具有相对于初始输出频率的正频率变化，在第一累积时间段之后捕获所述输出信号的正频率值，将所述输入调制值校准到第二调制值，该第二调制值导致所述输出信号具有相对于所述初始输出频率的负频率变化，在第二累积时间段之后捕获所述输出信号的负频率值，以及基于正频率值和负频率值之间的差计算校准缩放因子。

【技术特征摘要】
2015.01.23 US 14/604,4281.一种锁相环路(PLL)，包括：
压控振荡器(VCO)，被配置为产生具有可变频率的输出信号；
耦接到所述VCO的高端口调制器，所述高端口调制器被配置为
基于输入调制值向所述VCO注入调制信号；以及
高端口校准控制模块，被配置为：
将所述输入调制值校准到第一调制值，该第一调制值导致所
述输出信号具有相对于初始输出频率的正频率变化，
在第一累积时间段之后捕获所述输出信号的正频率值，
将所述输入调制值校准到第二调制值，该第二调制值导致所
述输出信号具有相对于所述初始输出频率的负频率变化，
在第二累积时间段之后捕获所述输出信号的负频率值，以及
基于正频率值和负频率值之间的差计算校准缩放因子。
2.根据权利要求1所述的PLL，其中
所述高端口调制器包括多个调制步阶，
每个调制步阶对应于VCO输出中的一个频率偏差，并且
所述校准缩放因子被配置为将一个或多个调制步阶映射到VCO
输出中的精确频率偏差。
3.根据权利要求1所述的PLL，其中所述校准缩放因子被配置为
将所述输入调制值校准到校准的调制值，该校准的调制值导致所述
VCO的输出信号具有在所述PLL锁定的目标频率附近的精确频率偏
差。
4.根据权利要求3所述的PLL，其中
所述PLL还包括被配置为接收低端口调制值的Σ-Δ调制器，该
低端口调制值在VCO输出处导致低端口调制频率响应，并且
所述校准的调制值在VCO输出处导致与VCO输出处的低端口
调制频率响应互补的高端口调制频率响应。
5.根据权利要求1所述的PLL，其中所述高端口校准控制模块通
过被进一步配置为进行以下处理来被配置为计算所述校准缩放因子：
计算等于第一调制值和第二调制值之间的差的调制值的变化；
计算等于正频率值和负频率值之间的差的输出频率的变化；
计算等于输出频率的变化除以调制值的变化的校准分辨率；以及
计算等于低端口调制分辨率除以校准分辨率的校准缩放因子，
其中所述低端口调制分辨率等于参考频率除以作为以2为底得
到的幂数的在低端口调制器中可用的调制步阶的数量。
6.根据权利要求1所述的PLL，其中
所述PLL还包括被配置为记录所述输出信号的频率值的频率计
数器，以及
所述高端口校准控制模块通过被进一步配置为进行以下处理来
被配置为捕获正频率值和负频率值：
读取在第一累积时间段期间由所述频率计数器累积的第一
计数，其中所述正频率值等于第一计数除以第一累积时间段，
以及
读取在第二累积时间段期间由所述频率计数器累积的第二
计数，其中所述负频率值等于第二计数除以第二累积时间段。
7.根据权利要求1所述的PLL，其中
所述PLL还包括被配置为粗调所述VCO的粗调校准模块，所述
粗调校准模块导致所述初始输出频率在目标频率的频率阈值内，并且
所述高端口校准控制模块还被配置为在所述粗调之前将所述输
入调制值校准到中心调制值，其中所述中心调制值在第一调制值和第
二调制值之间，并且
在将所述输入调制值校准到第一调制值和第二调制值之前执行
所述粗调。
8.根据权利要求7所述的PLL，其中在所述中心调制值和第一调
制值之间的第一多个调制步阶等于在所述中心调制值和第二调制值之
间的第二多个调制步阶。
9.根据权利要求7所述的PLL，其中在所述中心调制值和第一调
制值之间的第一多个调制步阶不等于在所述中心调制值和第二调制值
之间的第二多个调制步阶。
10.根据权利要求1所述的PLL，其中第一调制值和第二调制值
间隔多个调制步阶，并且所述多个调制步阶包括高达高端口调制器中
可用...

【专利技术属性】
技术研发人员：K·瓦赫迪，C·N·斯托尔，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US