一种自适应的延迟锁相环制造技术

本发明专利技术公开一种自适应的延迟锁相环，包括频率检测电路、DLL延时链、反馈延时电路、鉴相器、DLL控制器和输出驱动器；DLL延迟链的输入端连接输入时钟，输出端连接反馈延时电路的输入端；鉴相器的两个输入端分别连接输入时钟和反馈延时电路的输出端，鉴相器的输出端通过DLL控制器连接DLL延时链；频率检测电路的输入端连接输入时钟，输出端连接DLL延时链。本发明专利技术在传统DLL电路中加入频率检测电路，根据对输入时钟频率检测的结果去控制DLL延时链歩长的大小，能够自适应的在不同的应用下同时兼顾精度和最大支持周期这两个关键指标。

【技术实现步骤摘要】

本专利技术涉及延迟锁相环
，特别涉及一种自适应的延迟锁相环。
技术介绍
延迟锁相环(DLL)电路广泛用于微处理器、存储器接口、芯片之间的接口和大規模集成电路的时钟分布网络，例如包含双倍数据率同步动态随机存取存储器(DDRSDRAM)的半导体存储器件。DLL用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。DLL电路有两个关键的指标：精度和最大支持周期，这两个参数在电路结构中均与DLL延时链的歩长有关，需要折中处理，在不同的应用中无法兼顾。传统的DLL电路请参阅图1所示，传统的DLL电路由DLL延时链、鉴相器、DLL控制器、反馈延时和输出驱动器组成。工作原理：DLL的输入时钟经过DLL延时链后产生延时时钟，延时时钟经过反馈延时后产生反馈时钟，反馈时钟与输入时钟均输入至鉴相器。鉴相器对输入时钟和反馈时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器路根据比较结果调整可变延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时要求的输出时钟。DLL电路有两个关键的指标：精度和最大支持周期。精度是由DLL延时链的歩长来决定，而最大支持周期是由DLL延时链的歩长和DLL延时链的单元个数来决定。在固定DLL延时链单元个数的情况下，DLL延时链的歩长越小，DLL的精度越高但最大支持周期越小；反之，DLL延时链的歩长越大，则DLL最大支持周期越大但精度越低。缺点：DLL电路很难在不同的应用下同时兼顾精度和最大支持周期这两个关键指标，若DLL延时链歩长太小，则无法在低频时支持较大的时钟周期，若DLL延时链歩长太大，则无法在高频时候保证高精度。
技术实现思路
本专利技术的目的在于提供一种自适应的延迟锁相环，可以根据输入时钟频率对此两参数进行最优化调整，使电路在各种不同应用下达到最佳性能。为了实现上述目的，本专利技术采用如下技术方案：一种自适应的延迟锁相环，包括频率检测电路、DLL延时链、反馈延时电路、鉴相器、DLL控制器和输出驱动器；DLL延迟链的输入端连接输入时钟，输出端连接反馈延时电路的输入端；鉴相器的两个输入端分别连接输入时钟和反馈延时电路的输出端，鉴相器的输出端通过DLL控制器连接DLL延时链；频率检测电路的输入端连接输入时钟，输出端连接DLL延时链。进一步的，DLL延迟链的输出端还连接输出驱动器。进一步的，频率检测电路还连接DLL复位信号。进一步的，频率检测电路由计数器、电流源、A/D转换电路、锁存器、电流控制器、充电开关MSW1、复位开关MSW2、电容C1、二极管负载MN0组成；计数器的输入端连接输入时钟，计数器的输出端连接充电开关MSW1的栅极；电流源连接充电开关MSW1的漏极和电流控制器；充电开关MSW1的源极连接电容C1的正极、A/D转换电路的输入端和复位开关MSW2的漏极；A/D转换电路的输出端连接锁存器的输入端，锁存器的输出端连接电流控制器的输入端，电流控制器的输出端连接二极管负载MN0的栅极和漏极，输出电压控制信号；电容C1的负极、复位开关MSW2的源极和二极管负载MN0的源极接地；DLL复位信号连接计数器、复位开关MSW2的栅极和锁存器。进一步的，频率检测电路用于检测输入时钟的频率，并根据检测的频率输出电压控制信号调整DLL延时链歩长；当频率检测电路当前检测时刻所检测到的输入时钟频率高于上一检测时刻所检测到的输入时钟频率时，电压控制信号电压值增大，调整DLL延时链歩长减小；当频率检测电路当前检测时刻所检测到的输入时钟频率低于上一检测时刻所检测到的输入时钟频率时，电压控制信号电压值降低，调整DLL延时链歩长增大。相对于现有技术，本专利技术具有以下有益效果：本专利技术一种自适应的延迟锁相环，在传统DLL电路中加入频率检测电路，根据对输入时钟频率检测的结果去控制DLL延时链歩长的大小，当输入时钟频率较高时，电压控制信号电压值较大，调整DLL延时链歩长减小，保证DLL电路在高频率下的高精度，而由于此时频率高、周期小，所以虽然指标最大支持周期较小，但不会影响DLL电路和系统的性能。反之，当输入频率较低时，电压控制信号电压值较小，调整DLL延时链歩长增大，保证此时能支持较大的时钟周期，而由于此时系统应用于低频率，对DLL精度要求不严格，所以虽然DLL电路精度较差，也不会影响系统性能；本专利技术通过检测输入时钟频率，能够自适应的在不同的应用下同时兼顾精度和最大支持周期这两个关键指标。附图说明图1为传统的DLL电路的结构示意图；图2为本专利技术一种自适应的延迟锁相环的结构示意图；图3为频率检测电路的结构示意图；图4为自适应的DLL延时链电路的结构示意图。具体实施方式请参阅图2所示，本专利技术一种自适应的延迟锁相环，在传统DLL电路中加入频率检测电路，根据对输入时钟频率检测的结果去控制DLL延时链歩长的大小，达到最优化的性能。本专利技术的DLL电路由频率检测电路、DLL延时链、反馈延时电路、鉴相器、DLL控制器和输出驱动器组成。DLL延迟链的输入端连接输入时钟，输出端连接输出驱动器的输入端和反馈延时电路的输入端；鉴相器的两个输入端分别连接输入时钟和反馈延时电路的输出端，鉴相器的输出端通过DLL控制器连接DLL延时链；频率检测电路的输入端连接输入时钟，输出端连接DLL延时链；频率检测电路还连接DLL复位信号。工作原理：在传统DLL电路基础上，增加频率检测电路对输入时钟进行频率检测，输出电压控制信号对DLL延时链的歩长进行自适应的调整。当频率检测电路当前检测时刻所检测到的输入时钟频率高于上一检测时刻所检测到的输入时钟频率时，电压控制信号电压值增大，调整DLL延时链歩长减小，保证DLL电路在高频率下的高精度，而由于此时频率高、周期小，所以虽然指标最大支持周期较小，但不会影响DLL电路和系统的性能。反之，当频率检测电路当前检测时刻所检测到的输入时钟频率低于上一检测时刻所检测到的输入时钟频率时，电压控制信号电压值降低，调整DLL延时链歩长增大，保证此时能支持较大的时钟周期，而由于此时系统应用于低频率，对DLL精度要求不严格，所以虽然DLL电路精度较差，也不会影响系统性能。优点：根据输入频率自动调整延时链歩长，在高频应用时保证高精度，低频应用时保证较大的可支持周期，使DLL电路在各种不同应用中达到最优化的性能。请参阅图3所示，本专利技术中频率检测电路由计数器、电流源、A/D转换电路(模拟/数字...

【技术保护点】
一种自适应的延迟锁相环，其特征在于，包括频率检测电路、DLL延时链、反馈延时电路、鉴相器、DLL控制器和输出驱动器；DLL延迟链的输入端连接输入时钟，输出端连接反馈延时电路的输入端；鉴相器的两个输入端分别连接输入时钟和反馈延时电路的输出端，鉴相器的输出端通过DLL控制器连接DLL延时链；频率检测电路的输入端连接输入时钟，输出端连接DLL延时链。

【技术特征摘要】
1.一种自适应的延迟锁相环，其特征在于，包括频率检测电路、DLL延时链、反馈延
时电路、鉴相器、DLL控制器和输出驱动器；
DLL延迟链的输入端连接输入时钟，输出端连接反馈延时电路的输入端；鉴相器的两个
输入端分别连接输入时钟和反馈延时电路的输出端，鉴相器的输出端通过DLL控制器连接
DLL延时链；频率检测电路的输入端连接输入时钟，输出端连接DLL延时链。
2.根据权利要求1所述的一种自适应的延迟锁相环，其特征在于，DLL延迟链的输出
端还连接输出驱动器。
3.根据权利要求1所述的一种自适应的延迟锁相环，其特征在于，频率检测电路还连接
DLL复位信号。
4.根据权利要求1所述的一种自适应的延迟锁相环，其特征在于，频率检测电路由计数
器、电流源、A/D转换电路、锁存器、电流控制器、充电开关MSW1、复位开关MSW2、电
容C1、二极管负载MN0组成；计数器的输入端连接输入时钟，计数器的输出端连接充电开关
MSW1的栅极；电流源连接充电开关MSW...

【专利技术属性】
技术研发人员：郭晓锋，梁超，刘成，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西;61