【技术实现步骤摘要】
本专利技术涉及集成电路，尤其涉及一种三维集成电路、集成电路及其急救方法。
技术介绍
1、常规的三维集成芯片设计中，设计师会在存储芯片或逻辑芯片中一些比较关键或容易出问题的两个功能模块之间放置一些可以急救的单元即sos cell。如图1所示，图1为在逻辑芯片中设置sos cell的示意图，在版图中sos cell的输入端in端和输出端out端分别通过ct接m1，m1通过v1接m2，m2通过v2接m3。在芯片的测试中如发现问题便可启用soscell,断开原有logic cell 1中out输出端到logic cell 2的in输入端的m3连接，通过合适的m1,m2,m3中的任一层接入sos cell再输出到logic cell 2的输入端，从而对芯片进行优化。
2、但是，在常规的三维集成芯片设计中，测试验证的复杂度较高，在关键的运算单元、重要的数据链路的功能模块出现问题后会影响的测试的进程，一旦重要的功能模块测试出现问题，就需要重新改版、生产，增加成本同时降低了生产效率。
技术实现思路
1、针对现有技术中的缺陷，本申请实施例提供了一种三维集成电路、集成电路及其急救方法，芯片出现问题时无需大范围重新改版，能够节省生产成本同时缩短生产周期。
2、第一方面，本申请提供了一种三维集成电路，包括：
3、第一芯片，包括第一功能线路；
4、第二芯片，包括第二功能线路，所述第一芯片与所述第二芯片通过3dic的键合方式进行层叠封装，进而将所述第一功能线路与
5、进一步地，所述第一芯片为存储芯片，所述第二芯片为逻辑芯片。
6、进一步地，所述第一芯片包括第一衬底，所述第一功能线路设置于所述第一衬底上；
7、所述第二芯片包括第二衬底，所述第二功能线路设置于所述第二衬底上；
8、所述第一芯片与所述第二芯片层叠封装，以使得所述第一功能线路设置在所述第一衬底远离所述第二衬底的一侧。
9、进一步地，所述急救单元设置于所述第一芯片，且所述急救单元设置于所述第一衬底上，
10、所述急救单元设置有m1连接线，所述第一功能电路的输出端通过所述m1连接线与所述急救单元的输入端连接；所述第二功能电路的输入端与所述急救单元的输出端连接，所述第二功能电路的输出端与所述第一功能电路的输入端连接。
11、进一步地，所述急救单元设置于所述第二芯片，且所述急救单元设置于所述第二衬底上，
12、所述急救单元设置有第一m3连接线，所述第二功能电路的输出端通过所述第一m3连接线与所述急救单元的输入端连接，所述第一功能电路的输入端与所述急救单元的输出端连接，所述第一功能电路的输出端与所述第二功能短路的输入端连接。
13、进一步地，所述第一芯片包括第一衬底，所述第一功能线路设置于所述第一衬底上；
14、所述第二芯片包括第二衬底，所述第二功能线路设置于所述第二衬底上；
15、所述第一芯片与所述第二芯片层叠封装，以使得所述第一功能线路设置在所述第一衬底靠近所述第二衬底的一侧。
16、进一步地，所述急救单元设置于所述第一芯片，且所述急救单元设置于所述第一衬底上，
17、所述急救单元设置有第二m3连接线，所述第一功能电路的输出端通过所述第二m3连接线与所述急救单元的输入端连接；所述第二功能电路的输入端与所述急救单元的输出端连接，所述第二功能电路的输出端与所述第一功能电路的输入端连接。
18、进一步地，所述急救单元设置于所述第二芯片，且所述急救单元设置于所述第二衬底上；
19、所述急救单元设置有第三m3连接线，所述第二功能电路的输出端通过所述第三m3连接线与所述急救单元的输入端连接，所述第一功能电路的输入端与所述急救单元的输出端连接，所述第一功能电路的输出端与所述第二功能短路的输入端连接。
20、进一步地，所述的三维集成电路包括：第一芯片，包括第一功能线路；
21、第二芯片，包括第二功能线路，所述第一芯片与所述第二芯片通过3dic的键合方式进行层叠封装，进而将所述第一功能线路与所述第二功能线路电连接；
22、n个急救单元，所述n个急救单元中部分设置于所述第一芯片，其余部分设置于所述第二芯片，所述急救单元用于在所述第一功能线路与所述第二功能线路之间的连接通路异常时，将所述第一功能线路与所述第二功能线路连接，其中，n为大于1的整数。
23、进一步地，一种集成电路包括：芯片，所述芯片包括功能线路；
24、急救单元，所述急救单元设置于所述芯片上，所述急救单元用于在所述功能线路异常时与所述功能线路连接。
25、第二方面，本申请实施例还提供了一种三维集成电路的急救方法，应用于三维集成电路，所述三维集成电路包括通过3dic的键合方式进行层叠封装的第一芯片和第二芯片，以及设置于所述第一芯片或所述第二芯片的急救单元，所述方法包括：
26、通过3dic的键合方式对所述第一芯片和所述第二芯片进行层叠封装；
27、当所述三维集成电路需出现异常时，断开所述第一芯片与所述第二芯片的连接层；
28、通过3dic的键合方式将所述急救单元接入所述第一芯片和所述第二芯片之间，使得所述急救单元中的数据传输至所述三维集成电路。
29、本说明书实施例提供的三维集成电路及急救方法中，将第一芯片与第二芯片通过3dic的键合方式进行层叠封装，并在第一芯片与第二芯片中分别预留有急救单元，当第一芯片和第二芯片的设计在测试中出现问题，通过第一芯片和第二芯片中提前预留的急救单元就可通过3dic的键合方式进行重新邦定，从而实现芯片的优化和改版，提高测试容错率，大大节省了生产成本并缩短了生产周期。
30、上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。
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1.一种三维集成电路，其特征在于，包括：
2.根据权利要求1所述的三维集成电路，其特征在于，所述第一芯片为存储芯片，所述第二芯片为逻辑芯片。
3.根据权利要求1所述的三维集成电路，其特征在于，所述第一芯片包括第一衬底，所述第一功能线路设置于所述第一衬底上；
4.根据权利要求3所述的三维集成电路，其特征在于，所述急救单元设置于所述第一芯片，且所述急救单元设置于所述第一衬底上，
5.根据权利要求3所述的三维集成电路，其特征在于，所述急救单元设置于所述第二芯片，且所述急救单元设置于所述第二衬底上，
6.根据权利要求1所述的三维集成电路，其特征在于，所述第一芯片包括第一衬底，所述第一功能线路设置于所述第一衬底上；
7.根据权利要求6所述的三维集成电路，其特征在于，所述急救单元设置于所述第一芯片，且所述急救单元设置于所述第一衬底上，
8.根据权利要求6所述的三维集成电路，其特征在于，所述急救单元设置于所述第二芯片，且所述急救单元设置于所述第二衬底上；
9.根据权利要求1所述的三维集成电路，其特征
10.一种集成电路，其特征在于，包括：
11.一种三维集成电路的急救方法，其特征在于，应用于三维集成电路，所述三维集成电路包括通过3DIC的键合方式进行层叠封装的第一芯片和第二芯片，以及设置于所述第一芯片或所述第二芯片的急救单元，所述方法包括：
...【技术特征摘要】
1.一种三维集成电路，其特征在于，包括：
2.根据权利要求1所述的三维集成电路，其特征在于，所述第一芯片为存储芯片，所述第二芯片为逻辑芯片。
3.根据权利要求1所述的三维集成电路，其特征在于，所述第一芯片包括第一衬底，所述第一功能线路设置于所述第一衬底上；
4.根据权利要求3所述的三维集成电路，其特征在于，所述急救单元设置于所述第一芯片，且所述急救单元设置于所述第一衬底上，
5.根据权利要求3所述的三维集成电路，其特征在于，所述急救单元设置于所述第二芯片，且所述急救单元设置于所述第二衬底上，
6.根据权利要求1所述的三维集成电路，其特征在于，所述第一芯片包括第一衬底，所述...
【专利技术属性】
技术研发人员：韩艳，薛小飞，韩彦武，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：
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