一种三维堆叠芯片及时序控制方法技术

本申请公开了一种三维堆叠芯片及时序控制方法，该三维堆叠芯片包括：存储芯片

【技术实现步骤摘要】
一种三维堆叠芯片及时序控制方法


[0001]本申请涉及集成电路
，尤其涉及一种三维堆叠芯片及时序控制方法
。

技术介绍

[0002]芯片叠层封装技术使得不同工艺的设计之间大规模引脚互连不再受封装引脚限制，因此带宽得以提升
。
并行
DRAM(Dynamic Random Access Memory
，动态随机存取存储器
)
芯片和逻辑芯片通过
TSV(Through Silicon Via
，硅通孔
)
等
3D
技术连接，之后再一起封装
。
这使得逻辑芯片可以并行访问多个
DRAM bank
，访问效率大大增加
。
但是此时的
DRAM
已不同于标准的
DRAM
颗粒，逻辑芯片对
bank
的访问是直接访问存储阵列，而存储阵列的接口时序无法满足并行
DRAM
存储阵列需求的异步时序，例如，地址使能信号和地址信号的时序需要相互本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种三维堆叠芯片，其特征在于，包括：逻辑芯片；存储芯片，与所述逻辑芯片层叠封装；以及第一时序控制电路，所述逻辑芯片内的目标输出端通过所述第一时序控制电路与所述存储芯片内的存储阵列模块连接，所述第一时序控制电路用于基于接收到的时钟信号，控制所述目标输出端输出的多路第一目标信号到达所述存储阵列模块的传输时序，以满足所述存储阵列模块对所述多路第一目标信号的接口时序条件
。2.
根据权利要求1所述的三维堆叠芯片，其特征在于，所述第一时序控制电路包括：第一采样子电路，设置于所述逻辑芯片，所述第一采样子电路的输入端与所述目标输出端连接，用于在所述时钟信号的控制下，同步触发所述目标输出端输出的多路第一目标信号从所述逻辑芯片输出；第二采样子电路，设置于所述存储芯片，所述第二采样子电路的输入端与所述第一采样子电路的输出端连接，输出端与所述存储阵列模块连接，用于在所述时钟信号的控制下，同步触发从所述逻辑芯片输出的多路第一目标信号被所述存储阵列模块接收；所述三维堆叠芯片还包括用于提供所述时钟信号的时钟接口，所述第一采样子电路和所述第二采样子电路的时钟端均与所述时钟接口连接
。3.
根据权利要求2所述的三维堆叠芯片，其特征在于，所述第一采样子电路包括：与所述多路第一目标信号一一对应设置的多个第一触发器，所述多个第一触发器的输入端与所述目标输出端连接，时钟端均与所述时钟接口连接，输出端与所述第二采样子电路连接，所述多个第一触发器用于基于所述时钟信号，在第一采样时间点同步触发所述目标输出端输出的多路第一目标信号从所述逻辑芯片输出
。4.
根据权利要求3所述的三维堆叠芯片，其特征在于，所述第二采样子电路包括：与所述多个第一触发器一一对应设置的多个第二触发器，所述多个第二触发器的输入端与各自对应的第一触发器的输出端连接，时钟端均与所述时钟接口连接，输出端与所述存储阵列模块连接，所述多个第二触发器用于对各自接收到的第一目标信号进行锁存，并基于所述时钟信号，在第二采样时间点同步触发锁存的第一目标信号输出给所述存储阵列模块，所述第二采样时间点晚于所述第一采样时间点
。5.
根据权利要求4所述的三维堆叠芯片，其特征在于，所述多路第一目标信号到达相应第二触发器的时间均位于所述第一采样时间点与所述第二采样时间点之间，且所述多路第一目标信号的有效时长均大于或等于所述第一采样时间点与所述第二采样时间点之间的时间间隔
。6.
根据权利要求5所述的三维堆叠芯片，其特征在于，所述第一采样时间点与所述第二采样时间点之间的时间间隔为所述时钟信号的一个时钟周期
。7.
根据权利要求2所述的三维堆叠芯片，其特征在于，所述第一时序控制...

【专利技术属性】
技术研发人员：李乾男，张衍芳，王棋，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：