半导体存储器件和存储器系统技术方案

提供一种半导体存储器件。所述半导体存储器件包括：数据时钟缓冲器，其从存储器控制器接收数据时钟信号并且输出一对差分输入信号；边沿延迟控制器，其基于控制代码来调节所述一对差分输入信号的占空比，并且输出一对经校正时钟信号；第一单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个输出时钟信号；上升沿多路选择器，其串行地输出与所述四个输出时钟信号中的每一个输出时钟信号的上升沿对应的数据；第二单位延迟路径电路，其基于所述一对经校正时钟信号来生成具有不同相位的四个副本时钟信号；以及正交误差校正电路检测器，其基于所述副本时钟信号来检测占空误差，并且输出控制代码。并且输出控制代码。并且输出控制代码。

【技术实现步骤摘要】
半导体存储器件和存储器系统


[0001]本公开涉及半导体存储器件和存储器系统。

技术介绍

[0002]半导体存储器件可以主要被划分为易失性存储器件和非易失性存储器件。易失性存储器件是在电力供应中断时所存储的数据消失的存储器件。在易失性存储器件当中，动态随机存取存储器(DRAM)已经被用于诸如移动系统、服务器和图形装置的各种领域。
[0003]随着包括半导体器件的系统的操作速度增加和用于集成电路的技术发展，已经需要半导体存储器件以更高的速度输出或存储数据。因此，为了以高速输入/输出数据，已经开发出能够与接收到的系统时钟同步地输入/输出数据的同步存储器件。然而，即使用同步存储器件，也不足以满足所需的数据输入/输出速度，因此，已经提出了在系统时钟的上升沿和下降沿输入/输出数据的双倍数据速率(DDR)同步存储器件以及能够在系统时钟的一个周期期间传送四个数据的四倍数据速率(QDR)存储器件。QDR存储器件使用两个时钟。DDR存储器件或QDR存储器件可以与从外部施加的时钟同步地操作。当从外部施加的时钟用在存储器件内部时，可能发生由于内部电路导致的时间延迟(时钟偏移(clock skew))和占空误差。当时钟偏移和占空误差发生时，半导体存储器件的整个操作的设置余量或保持余量可能不足，从而可能发生故障，或者操作不能在预定时间内完全执行。
[0004]用于补偿这种时间延迟和校正这种占空误差的电路可以用在半导体存储器件中。

技术实现思路

[0005]本公开的各方面提供一种具有改进操作性能的半导体存储器件。
[0006]本公开的各方面还提供一种能够将多相信号的相位差准确地校正为目标值的半导体存储器件。
[0007]本公开的各方面还提供一种能够检测内部时钟的占空比并且校正时钟偏移的半导体存储器件和存储器系统。
[0008]本公开的一方面提供一种半导体存储器件，所述半导体存储器件包括：数据时钟缓冲器，所述数据时钟缓冲器被配置为从存储器控制器接收数据时钟信号并且输出一对差分输入信号；边沿延迟控制器，所述边沿延迟控制器被配置为基于控制代码来调节所述一对差分输入信号的占空比，并且输出一对经校正时钟信号；第一单位延迟路径电路，所述第一单位延迟路径电路被配置为基于所述一对经校正时钟信号来生成具有不同相位的四个输出时钟信号；上升沿多路选择器，所述上升沿多路选择器被配置为串行地输出与所述四个输出时钟信号中的每一个输出时钟信号的上升沿对应的数据；第二单位延迟路径电路，所述第二单位延迟路径电路被配置为基于所述一对经校正时钟信号来生成具有不同相位的四个副本时钟信号；以及正交误差校正电路检测器，所述正交误差校正电路检测器被配置为基于所述副本时钟信号来检测占空误差，并且输出与检测到的所述占空误差对应的控制代码。
[0009]本公开的一方面提供一种存储器系统，所述存储器系统包括：存储器控制器，所述存储器控制器被配置为发送数据时钟信号以及发送和接收串行数据信号；以及半导体存储器件，所述半导体存储器件被配置为与具有不同相位的多个输出时钟信号中的每一个输出时钟信号的上升沿同步地将存储在存储单元阵列中的数据作为所述串行数据信号输出。所述半导体存储器件包括：数据时钟缓冲器，所述数据时钟缓冲器被配置为接收所述数据时钟信号并且生成具有两个相位的一对差分输入信号；边沿延迟控制器，所述边沿延迟控制器被配置为根据控制代码来调节所述一对差分输入信号的占空比，并且输出一对经校正时钟信号；第一单位延迟路径电路，所述第一单位延迟路径电路被配置为将所述一对经校正时钟信号生成为所述多个输出时钟信号；以及正交误差校正电路(QEC)检测器，所述QEC检测器被配置为基于所述一对经校正时钟信号来检测所述一对差分输入信号的占空误差并且生成所述控制代码。
[0010]本公开的一方面提供一种半导体存储器件，所述半导体存储器件包括：数据时钟缓冲器，所述数据时钟缓冲器被配置为从存储器控制器接收数据时钟信号并且输出一对差分输入信号；输出路径，所述输出路径被配置为基于控制代码来调节所述一对差分输入信号的占空比以生成一对经校正时钟信号，并且基于所述一对经校正时钟信号来生成具有不同相位的四个输出时钟信号；上升沿多路选择器，所述上升沿多路选择器被配置为基于所述四个输出时钟信号中的每一个输出时钟信号的上升沿来串行地输出被并行输入的数据；以及反馈路径，所述反馈路径被配置为基于所述一对经校正时钟信号来生成具有不同相位的四个副本时钟信号，从所述副本时钟信号检测占空误差，并且输出与所检测到的所述占空误差对应的控制代码。
附图说明
[0011]通过参考附图详细描述本公开的示例实施例，本公开的以上以及其他方面和特征将变得更清楚，在附图中：
[0012]图1是示出根据本公开的一些实施例的存储器系统的框图。
[0013]图2是示出根据本公开的一些实施例的图1的存储器系统中的半导体存储器件的配置的框图。
[0014]图3示出根据一些实施例的图2的数据输入/输出缓冲器320。
[0015]图4是用于描述根据一些实施例的半导体存储器件的串行化操作的图。
[0016]图5是示出根据一些实施例的图2的数据时钟缓冲器、QEC和时钟生成电路的框图。
[0017]图6和图7是用于描述图5的QEC的操作的定时图。
[0018]图8至图10是示出根据一些实施例的图2的QEC 400和时钟生成电路600的框图。
[0019]图11是示出根据一些实施例的图5的时钟缓冲器和QEC以及图2的时钟生成电路的框图。
[0020]图12是示出根据一些实施例的图5的时钟缓冲器、QEC和时钟生成电路的框图。
[0021]图13是根据一些实施例的堆叠存储器件的框图。
[0022]图14是示出图13的缓冲器裸片的实施例的框图。
[0023]图15是示出根据一些实施例的半导体封装件的视图。
[0024]图16是示出根据一些实施例的半导体封装件的实现方式的视图。
具体实施方式
[0025]在下文中，将参考图1至图8描述根据本公开的一些实施例的半导体存储器件。
[0026]图1是示出根据本公开的一些实施例的存储器系统的框图。
[0027]参照图1，存储器系统1可以包括存储器控制器100和半导体存储器件200。
[0028]存储器控制器100控制存储器系统1的整体操作，并且控制外部主机与半导体存储器件200之间的整体数据交换。例如，存储器控制器100通过根据主机的请求控制半导体存储器件200来写入数据或读取数据。
[0029]此外，存储器控制器100通过向半导体存储器件200施加用于控制半导体存储器件200的操作命令来控制半导体存储器件200的操作。根据一些实施例，半导体存储器件200可以是包括易失性存储单元的动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、低功率DDR4(LPDDR4)SDRAM或LPDDR5 SDRAM。
[0030]存储器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，所述半导体存储器件包括：数据时钟缓冲器，所述数据时钟缓冲器被配置为从存储器控制器接收数据时钟信号并且输出一对差分输入信号；边沿延迟控制器，所述边沿延迟控制器被配置为基于控制代码来调节所述一对差分输入信号的占空比，并且被配置为输出一对经校正时钟信号；第一单位延迟路径电路，所述第一单位延迟路径电路被配置为基于所述一对经校正时钟信号来生成具有不同相位的四个输出时钟信号；上升沿多路选择器，所述上升沿多路选择器被配置为串行地输出与所述四个输出时钟信号中的每一个输出时钟信号的上升沿对应的数据；第二单位延迟路径电路，所述第二单位延迟路径电路被配置为基于所述一对经校正时钟信号来生成具有不同相位的四个副本时钟信号；以及正交误差校正电路检测器，所述正交误差校正电路检测器被配置为基于具有不同相位的所述四个副本时钟信号来检测占空误差，并且被配置为输出与检测到的所述占空误差对应的所述控制代码。2.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：tSAC匹配延迟线电路，所述tSAC匹配延迟线电路被配置为通过将从所述边沿延迟控制器输出的所述一对经校正时钟信号延迟第一时间来生成一对经延迟时钟信号，并且被配置为向所述第一单位延迟路径电路提供所述一对经延迟时钟信号。3.根据权利要求2所述的半导体存储器件，其中，所述tSAC匹配延迟线电路还被配置为向所述第二单位延迟路径电路提供所述一对经延迟时钟信号，并且其中，所述第二单位延迟路径电路被配置为基于所述一对经延迟时钟信号生成所述四个副本时钟信号。4.根据权利要求1所述的半导体存储器件，其中，所述第一单位延迟路径电路被配置为执行包括以下的操作：通过两个第一反相器将所述一对经校正时钟信号中的第一经校正时钟信号生成为第一输出时钟信号，通过一个第二反相器将所述第一经校正时钟信号生成为第二输出时钟信号，通过两个第三反相器将所述一对经校正时钟信号中的第二经校正时钟信号生成为第三输出时钟信号，以及通过一个第四反相器将所述第二经校正时钟信号生成为第四输出时钟信号。5.根据权利要求4所述的半导体存储器件，其中，所述第二单位延迟路径电路是与所述第一单位延迟路径电路相同的电路。6.根据权利要求1所述的半导体存储器件，其中，所述正交误差校正电路检测器包括：4:2多路选择器，所述4:2多路选择器被配置为接收所述四个副本时钟信号，并且根据控制信号来选择并输出所述四个副本时钟信号中的两个副本时钟信号；tQuad模块，所述tQuad模块被配置为将所选择的所述两个副本时钟信号中的第一副本时钟信号延迟第二时间；相位检测器，所述相位检测器被配置为：将所选择的所述两个副本时钟信号中的第二副本时钟信号的上升沿与被延迟的所述第一副本时钟信号的上升沿进行比较，并且输出被
延迟的所述第一副本时钟信号与所述第二副本时钟信号之间的偏移检测值；以及滤波器，所述滤波器被配置为将与所述偏移检测值对应的所述控制代码输出到所述边沿延迟控制器。7.根据权利要求6所述的半导体存储器件，其中，所述滤波器被配置为将所述控制代码输出到所述tQuad模块，以及其中，所述tQuad模块被配置为基于所述控制代码来调节所述第二时间。8.根据权利要求6所述的半导体存储器件，其中，所述相位检测器包括正反控制相位检测器。9.一种存储器系统，所述存储器系统包括：存储器控制器，所述存储器控制器被配置为发送数据时钟信号以及发送和接收串行数据信号；以及半导体存储器件，所述半导体存储器件被配置为与具有不同相位的多个输出时钟信号中的每一个输出时钟信号的上升沿同步地将存储在存储单元阵列中的数据作为所述串行数据信号输出，其中，所述半导体存储器件包括：数据时钟缓冲器，所述数据时钟缓冲器被配置为接收所述数据时钟信号并且生成具有两个不同相位的一对差分输入信号；边沿延迟控制器，所述边沿延迟控制器被配置为根据控制代码来调节所述一对差分输入信号的占空比，并且输出一对经校正时钟信号；第一单位延迟路径电路，所述第一单位延迟路径电路被配置为将所述一对经校正时钟信号生成为所述多个输出时钟信号；和正交误差校正电路检测器，所述正交误差校正电路检测器被配置为基于所述一对经校正时钟信号来检测所述一对差分输入信号的占空误差并且生成所述控制代码。10.根据权利要求9所述的存储器系统，其中，所述半导体存储器件还包括第二单位延迟路径电路，所述第二单位延迟路径电路被配置...

【专利技术属性】
技术研发人员：朴儁容，金周焕，卞辰瑫，申殷昔，李晛燮，赵泫润，崔桢焕，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：