一种防止错锁的延迟锁相环制造技术

本实用新型专利技术公开一种防止错锁的延迟锁相环，延迟锁相环包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。本实用新型专利技术能有效的防止输入时钟错误的锁定在反馈时钟的下降沿。

【技术实现步骤摘要】
【专利说明】
本技术属于锁相环
，特别涉及一种防止错锁的延迟锁相环。【
技术介绍
】请参阅图1至图2所示，延迟锁相环(Delay-Locked Loop，DLL)的工作原理:输入时钟进入DLL延迟链，经过延迟后产生输出时钟，输出时钟经过反馈电路后产生反馈时钟，输入时钟与反馈时钟在DLL鉴相器进行相位比较后输出UP或DN的信号到DLL逻辑控制电路去控制DLL延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。输入时钟采样到反馈时钟的高电平时，UP = LDN = O ;输入时钟采样到反馈时钟的低电平时，DN = 1，UP = OoDLL逻辑控制电路的有限状态机(FSM)开始检测DLL鉴相器输出的UP信号是否为0，如果UP = O ;请参阅图2所示，有限状态机的状态O:UP = O ；tdO = tdllmin+tfb ；强制增加tdll;状态机继续检测UP ；其中，tdO为输入时钟和反馈时钟的初始相位差；dllmin为初始时刻dll延迟链的延迟时间；tfb为反馈电路的延迟时间；tdll为dll延迟链的延迟时间。DLL逻辑控制电路的有限状态机(FSM)继续检测DLL鉴相器本文档来自技高网...

【技术保护点】
一种防止错锁的延迟锁相环，其特征在于，包括延迟链、第一鉴相器、逻辑控制电路、反馈电路、固定延时单元和第二鉴相器；输入时钟信号线连接延迟链、第一鉴相器和第二鉴相器；延迟链的输出端连接输出时钟信号线；反馈电路的输入端连接延迟链的输出端，反馈电路的输出端直接连接第一鉴相器，反馈电路的输出端通过固定延迟单元连接第二鉴相器；第一鉴相器和第二鉴相器的输出端连接逻辑控制电路，逻辑控制电路的输出端连接延迟链。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘成，郭晓锋，
申请(专利权)人：西安华芯半导体有限公司，
类型：新型
国别省市：陕西;61