一种基于ZQ管脚的DRAM DDR校准电路及方法技术

本发明专利技术涉及一种基于ZQ管脚的DRAM DDR校准电路及方法，其中电路包括PMOS管组、比较器、参考电压提供电路以及ZQ管脚判断控制模块，参考电压提供电路产生参考电压，PMOS管组中最小尺寸的PMOS管分成了N个，使得PMOS管组的阻值大于ZQ管脚提供参考电阻RZQ的8-12倍，ZQ管脚判断控制模块包括状态判断模块，PMOS管组位于外部电源VDD与ZQ管脚之间，比较器的负相输入端接参考电平，状态判断模块根据比较结果判断ZQ管脚的使用状态。为了解决现有的判断ZQ管脚使用状态的方法存在误判的技术问题，本发明专利技术是在现有的ZQ管脚使用状态校准电路中不用增加任何硬件，没有提供翻倍的面积和功耗去换取更大的对比范围。

【技术实现步骤摘要】

本专利技术属于DRAM DDR设计领域，具体涉及一种检测DRAMDDR ZQ管脚使用状态的方法。
技术介绍
现在主流的DRAM DDR都引入了 ZQ管脚，ZQ管脚连接一个外部电阻，其目的在于给高速DRAM DDR提供精准的外部参考电阻。但是限制于许多系统平台的更新速度慢于DRAM的更新速度，所以往往会出现新代高速DRAMDDR在未更新的老旧的系统平台上使用，存在ZQ管脚在不同代次的系统平台上使用状态不同的情况。例如老旧的系统平台上并没有提供ZQ管脚的定义，那么就会有ZQ管脚浮空的情况。现有的DRAM DDR内部设计也考虑到了这样的应用场合，因此提供了一些解决方案，比较常用的是DRAMDDR内部提供一个合适的比对范围，当自动比对值超出比对范围的时候就会自动认为ZQ管脚是浮空的，从而将DRAM内电阻设置成默认值。如图1所示，包括PMOS管组、镜像PMOS管组、NMOS管组、选择器、比较器、参考电压提供电路以及输出校准控制器，输出校准控制器输出PMOS使能串，分别控制PMOS管组的连通和阻值大小，PMOS管组的输入端接管脚ZQ，PMOS管组的输出端与选择器连接，PMOS管组的另一端接外部电源VDD,镜像PMOS管组的连接方式与PMOS管组一样，镜像PMOS管组与NMOS管组连接后均与选择器的一端连接选择器，选择器的输出端接比较器的正相输入端，选择器的负相输入端接参考电平，比较器的输出端接输出校准控制器，输出校准控制器发出选择信号给选择器控制哪路选通。输出校准控制器根据比较结果判断ZQ的使用状态，当分压电平与参考电平相等时，则认为电阻RZQ存在；若分压电平永远不等于参考电平时，则认为电RZQ浮空。具体的校准规程如图2所示。虽然这种方案在表面能够解决ZQ管脚浮空的问题，但是还存在缺点:判断不精准，DRAM内部提供的比对范围的设置太依赖于工艺、工作电压以及工作温度的变化。现代DRAM DDR需要工作的电压跨度很大，而PMOS管组的阻值受工艺、工作电压以及工作温度的变化也很大。那么当DDR DRAM在极限条件下工作时，很难去兼顾所有条件，从而就会发生误判，导致阻值漂移。如图3所示，其中a为PMOS管组读出值，b为NMOS管组读出值，c为内置ZQ管脚状态位(I为存在，O为不存在)这款产品在较高电压下就会出现误判的情况，误判的参考电阻会导致DRAM的输出状态发生更严重的电阻漂移，从而导致高速DRAM的读出数据发生错误。基于原有的解决方案，要想优化这样的情况，必须要再次加大DRAM内部的比对范围，使得DRAM不太容易出现超出比对范围的情况，但是代价就是需要提供翻倍的面积和功耗去换取更大的对比范围。从DDR3这一代起才配置有ZQ管脚，本专利技术所提到的DRAM DDR是指从DDR3到DDR5。
技术实现思路
为了解决现有的判断ZQ管脚使用状态的方法存在误判的技术问题，本专利技术提供一种检测DRAM DDR的ZQ管脚使用状态的电路及方法。本专利技术的技术解决方案:—种DRAM DDR ZQ管脚使用状态的检测电路，包括PMOS管组、比较器、参考电压提供电路以及ZQ管脚判断控制模块，所述参考电压提供电路产生参考电压VDD/2，其特殊之处在于:PM0S管组中最小尺寸的PMOS管分成了 N个，使得PMOS管组的阻值大于ZQ管脚提供参考电阻RZQ的8-12倍，所述ZQ管脚判断控制模块包括状态判断模块，所述PMOS管组的一端接外部电源VDD，所述PMOS管组的另一端与ZQ管脚连接后与比较器的正相输入端连接，所述比较器的负相输入端接参考电平，所述比较器的输出端输出比较结果给状态判断模块，所述状态判断模块根据输比较结果判断ZQ管脚的使用状态。上述PMOS管组包括7个PMOS管。上述PMOS管组中最小尺寸的PMOS管分成2个。DRAM DDR ZQ管脚使用状态的检测方法，其特殊之处在于:包括以下步骤:I】配置PMOS使能信号，使得将PMOS管组配置成极限电阻状态；2】比较参考电平和分压电平，得到比较结果；3】根据比较结果，判断ZQ管脚使用状态:若分压电平小于参考电平VDD/2，则ZQ管脚有效，接有电阻RZQ ;若分压电平大于参考电平VDD/2，则ZQ管脚浮空，未接电阻RZQ。还包括镜像PMOS管组、NMOS管组以及选择器，所述ZQ管脚判断控制模块还包括使能产生模块，参考电压提供电路所产生的参考电压等于VDD/2，PMOS管组中最小尺寸的PMOS管分成了 N个，使得PMOS管组的阻值大于ZQ管脚提供参考电阻RZQ的8_12倍，所述镜像PMOS管组与NMOS管组与PMOS管组相同，所述PMOS管组的一端接外部电源VDD，所述PMOS管组的另一端接ZQ管脚连接后与选择器的一个输入端连接；所述镜像PMOS管组的一端接外部电源VDD，镜像PMOS管组的另一端与NMOS管组的一端连接后均与选择器的另一个输入端连接，所述NMOS管组的另一端接地；所述使能产生模块与PMOS管组的控制端连接，所述使能产生模块与镜像PMOS管组的控制端连接，所述使能产生模块与NMOS管组的控制端连接；所述选择器的输出端接放大器的正相输入端，所述放大器的负相输入端接参考电平，所述放大器的输出端输出比较结果给状态判断模块，所述状态判断模块用于根据比较结果判断ZQ管脚的使用状态，并将ZQ管脚的使用状态发送给使能产生模块；所述使能产生模块根据ZQ管脚的使用状态产生PMOS使能信号，并根据PMOS管组的当前阻值产生NMOS使能信号，通过PMOS使能信号调整调整PMOS管组和镜像PMOS管组的阻值，直到分压电平与参考电平相等，同时根据NMOS使能信号调整NMOS管组的阻值，直到NMOS管组的阻值与镜像PMOS管组的阻值相等。上述PMOS管组包括7个PMOS管，所述镜像PMOS管组包括7个PMOS管，所述NMOS管组包括7个NMOS管。上述PMOS管组中最小尺寸的PMOS管分成2个。DRAMDDR的校准方法，其特殊之处在于，包括以下步骤:I】配置PMOS使能信号，使得将PMOS管组配置成极限电阻状态；2】选择PMOS管组通路；3】比较参考电平和分压电平，得到比较结果；4】根据比较结果，判断ZQ管脚使用状态:若分压电平小于参考电平VDD/2，则ZQ管脚有效，接有电阻RZQ，执行步骤5】；若分压电平大于参考电平VDD/2，则ZQ管脚浮空，未接电阻RZQ，执行步骤6】；5】根据ZQ管脚使用状态产生PMOS使能信号，反复调整PMOS管组和镜像PMOS管组的电阻，比较分压电平与参考电平的大小，直到分压电平与参考电平相等；执行步骤7】；6】根据ZQ管脚使用状态产生PMOS使能信号，直接将PMOS管组的阻值调整为PMOS管组中间值；执行步骤7】；7】切换至NMOS管组通路，产生NMOS使能信号，反复调整NMOS管组的电阻，比较分压电平与参考电平的大小，直到分压电平与参考电平相等，即NMOS管组的电阻与镜像PMOS管组的阻值相等。本专利技术所具有的优点如下:1、几乎零成本实现ZQ管脚的判断:本专利技术是在现有的ZQ管脚使用状态校准电路中不用增加任何硬件，没有提供翻倍的面积和功耗去换取更大的对比范围。2、本专利技术将PMOS管组至于极限电阻状态下，与参考电阻RZQ相差悬殊，DRAM工艺，电压，温度变化达到几乎免疫本文档来自技高网...

【技术保护点】
一种DRAM DDR ZQ管脚使用状态的检测电路，包括PMOS管组、比较器、参考电压提供电路以及ZQ管脚判断控制模块，所述参考电压提供电路产生参考电压VDD/2，其特征在于：PMOS管组中最小尺寸的PMOS管分成了N个，使得PMOS管组的阻值大于ZQ管脚提供参考电阻RZQ的8‑12倍，所述ZQ管脚判断控制模块包括状态判断模块，所述PMOS管组的一端接外部电源VDD，所述PMOS管组的另一端与ZQ管脚连接后与比较器的正相输入端连接，所述比较器的负相输入端接参考电平，所述比较器的输出端输出比较结果给状态判断模块，所述状态判断模块根据比较结果判断ZQ管脚的使用状态。

【技术特征摘要】

【专利技术属性】
技术研发人员：王嵩，
申请(专利权)人：西安华芯半导体有限公司，
类型：发明
国别省市：陕西;61