一种DLL输出电路及保证DRAM省电模式退出正常的方法技术

本发明专利技术涉及一种DLL输出电路及保证DRAM省电模式退出正常的方法，包括接收器、DLL延迟链、输出驱动器、DLL鉴相器、DLL逻辑控制器、延迟控制链、反馈电路，还包括计数器和运算器，计数器的输入端接收触发使能信号和配置参数，所述计数器的输出端连接运算器，所述运算器链接延迟链控制器，所述计数器以配置参数为基数，在触发使能信号的作用下进行计数。本发明专利技术解决了现有DLL输出电路在面临电流突变的突发状况下，无法补偿瞬态的电压扰动，出现DRAM内部供电系统不稳定的技术问题，本发明专利技术能在DRAM省电模式退出时自动补偿，达到瞬态补偿噪声的效果。

【技术实现步骤摘要】

本专利技术涉及一种解决DRAM省电模式退出异常的方法。
技术介绍
现存的DRAM产品为了满足JEDEC标准的省电要求，往往会仅在响应读指令的时候开启芯片内部的所有时钟及其对应的模块。这样的操作可以带来很大的省电效果，因而DRAM业内一直延续这样的操控，然而随着DRAM的速度越来越快，突发的读指令往往会引发对芯片内外供电系统巨大的瞬态消耗，使得DRAM内部供电系统不稳定，导致DRAM产生的数据信息的有效宽度过于短小，甚至内部逻辑时序预度不够引发的逻辑错误。正常情况下，DLL输出电路会经过几百个周期的运行，一般对于DDR1，DLL延迟链锁定的时间为200T，对于DDR2为256T，DDR3为512T，DDR4为768T。调整确定DLL电路内部的延时DLL单元个数为X，然后DRAM才进入工作模式，而在整个DRAM工作过程中，为了保证DLL输出电路输出的稳定性，DLL输出电路的DLL延时链控制器更新特别慢。那么这样就存在一个问题:例如当DRAM需要退出省电模式时，这时整个DLL延迟链电路及其输出电路的电流就会突然变的特别大，只有原来锁定的延时DLL单元瞬时由X变为X-N后才能补偿此时瞬态的电压扰动，但是由于原有DLL延时链控制器运行速度根本无法及时发出调整指令，使DRAM内部供电系统由于突然功耗剧增带来的不稳定，导致DRAM产生的数据信息的有效宽度过于短小，甚至内部逻辑时序预度不够引发的逻辑错误。CMD为command的缩写。而传统处理此类问题的方法基本是在加大内电压上的电容电阻去滤掉这样的高频扰动，但是这类方法受限于面积功耗等因素。
技术实现思路
为了解决现有DLL输出电路在面临电流突变的突发状况下，无法补偿瞬态的电压扰动，出现DRAM内部供电系统不稳定的技术问题，本提供一种DLL输出电路及保证DRAM省电模式退出正常的方法。本专利技术的专利技术能在DRAM省电模式退出时自动补偿，达到瞬态补偿噪声的效果。本专利技术的技术解决方案:—种DLL输出电路，包括接收器、DLL延迟链、输出驱动器、DLL鉴相器、DLL逻辑控制器、延迟控制链、反馈电路，所述接收器、DLL延迟链、输出驱动器依次连接，所述DLL鉴相器的一个输入端连接在接收器和DLL延迟链之间，所述DLL鉴相器的另一个输入端通过反馈电路连接在DLL延迟链和输出驱动器之间，所述DLL鉴相器的输出端与DLL逻辑控制器的一端连接，所述DLL逻辑控制器的另一端与延迟控制链的一端，所述延迟控制链的另一端与DLL延迟链连接，其特殊之处在于:还包括计数器和运算器，所述计数器的输入端接收触发使能信号和配置参数，所述计数器的输出端连接运算器，所述运算器链接延迟链控制器，所述计数器以配置参数为基数，在触发使能信号的作用下进行计数。配置参数包括Y和N，其中Y为改变DLL延迟链单元个数的持续周期数，N为改变的DLL延迟链的DLL单元个数，所述触发使能信号为外部产生的省电退出信号。保证DRAM正常退出省电模式的方法，其特殊之处在于:包括以下步骤:1】配置参数Y和N，其中Y为改变DLL延迟链单元个数的持续周期数，N为改变的DLL延迟链的DLL单元个数；设定DRAM在省电模式下，DLL延迟链锁定的延时DLL单元个数为X ;设定退出省电模式后，DLL延迟链锁定的延时DLL单元个数为X-N ;计数器的原始计数值为:Y*N ；2】当DRAM处于省电模式时计数器的当前计数值为Y*N，经过运算得到当前减档数N；3】当DRAM退出省电模式后，触发运算器发送减档数N给DLL延迟链控制器；根据当前减档数，DLL延迟链控制器控制DLL延迟链中DLL单元个数变化为X_(N)，同时计数器从当前计数值开始倒计数；4】计数器的倒计数至Y* (N-1)，运算器产生对应的减档数(N-1)，并发送给DLL延迟链控制器；根据当前减档数，DLL延迟链控制器控制DLL延迟链中DLL单元个数变化为X-(N-l)；5】计数器的倒计数至Y*(N-1_1)，运算器产生对应的减档数(N-1-1)，并发送给DLL延迟链控制器；根据减档数，DLL延迟链控制器控制延时DLL单元个数变化为X-(N-1-1)；以此类推，直到计数器倒计数至零，那么此时，DLL延迟链锁定DLL单元个数X_N变回最初的X。上述配置参数根据DRAM实际的工作环境来进行配置，或者根据频率判断信号自动进行配置调整。运算器具体工作过称为:运算器接收当前计数值和当前DLL延迟链的DLL单元个数，根据公式X_计数值/Y计算后取整，得到减档数发送给延迟链控制器。本专利技术所具有的优点如下:1、本专利技术可以灵活快速得补偿省电模式退出引发的供电系统的扰动，从而减少输出数据的质量损耗。2、本专利技术能够大大减少关键时序路径上因为电源扰动所引起的逻辑错误的可能。【附图说明】图1为本专利技术的时序图；图2为本专利技术的DLL输出电路；图3为保证DRAM省电模式退出正常的流程图。【具体实施方式】当DRAM退出省电模式时，自动调整DLL(延时锁相环)内部的DLL延时单元个数来补偿此时瞬态的电压扰动。调整的单元个数以及调整的持续时间均可以根据DRAM的实际工作场合来外部配置，或者根据工作频率自动调整。具体流程为:DRAM在省电模式下，DLL延迟链锁定的DLL延时单元个数为X ；退出省电模式后，DLL延迟链锁定的DLL延时单元个数迅速调整为X_N一定时间Y后，DLL锁定延时单元个数再次调整为X-(N-l)经过YxN时间段后，DLL锁定延时单元个数变回最初的X实现的模块图为:其中调整的N和Y可以根据DRAM实际的工作环境来进行配置，或者可以根据频率判断信号自动进行配置调整。具体实现方法如下:1)外部配置位可以用户自行配置Y和N的值2)频率判断位可以根据DRAM的配置数据来自动产生频率判断3)省电退出位会在省电模式退出时触发内部计数器，从Y*N开始倒计数，不同的数值通过运算器产生不同的减档设置，从而控制DLL延迟链控制器去减少DLL延迟单元个数。运算器接收当前计数值和当前DLL延迟链的DLL单元个数X，根据公式X-计数值/Y计算后取整，得到减档数发送给延迟链控制器。【主权项】1.一种DLL输出电路，包括接收器、DLL延迟链、输出驱动器、DLL鉴相器、DLL逻辑控制器、延迟控制链、反馈电路，所述接收器、DLL延迟链、输出驱动器依次连接，所述DLL鉴相器的一个输入端连接在接收器和DLL延迟链之间，所述DLL鉴相器的另一个输入端通过反馈电路连接在DLL延迟链和输出驱动器之间，所述DLL鉴相器的输出端与DLL逻辑控制器的一端连接，所述DLL逻辑控制器的另一端与延迟控制链的一端，所述延迟控制链的另一端与DLL延迟链连接，其特征在于:还包括计数器和运算器，所述计数器的输入端接收触发使能信号和配置参数，所述计数器的输出端连接运算器，所述运算器链接延迟链控制器，所述计数器以配置参数为基数，在触发使能信号的作用下进行计数。2.根据权利要求1所述的DLL输出电路，其特征在于:配置参数包括Y和N，其中Y为改变DLL延迟链单元个数的持续周期数，N为改变的DLL延迟链的DLL单元个数，所述触发使能信号为外部产生的省电退出信号。3.保证DRAM正常退出省电模式的方法，其特征在于:包括以下步骤: 1】配置参数Y和N，其中Y为改变DLL延迟本文档来自技高网...

【技术保护点】
一种DLL输出电路，包括接收器、DLL延迟链、输出驱动器、DLL鉴相器、DLL逻辑控制器、延迟控制链、反馈电路，所述接收器、DLL延迟链、输出驱动器依次连接，所述DLL鉴相器的一个输入端连接在接收器和DLL延迟链之间，所述DLL鉴相器的另一个输入端通过反馈电路连接在DLL延迟链和输出驱动器之间，所述DLL鉴相器的输出端与DLL逻辑控制器的一端连接，所述DLL逻辑控制器的另一端与延迟控制链的一端，所述延迟控制链的另一端与DLL延迟链连接，其特征在于：还包括计数器和运算器，所述计数器的输入端接收触发使能信号和配置参数，所述计数器的输出端连接运算器，所述运算器链接延迟链控制器，所述计数器以配置参数为基数，在触发使能信号的作用下进行计数。

【技术特征摘要】

【专利技术属性】
技术研发人员：王嵩，
申请(专利权)人：西安华芯半导体有限公司，
类型：发明
国别省市：陕西;61