本发明专利技术涉及改善DRAM存储器自刷新退出的DLL锁定过程电路和锁定方法，包括寄存器、延时单元以及慢速控制电路，寄存器用于在DRAM存储器进入自刷新状态时，记录DLL输出电路锁定的延时单元数目N；延时单元用于在DRAM存储器退出自刷新状态时，延时一段时间后出发DLL输出电路开始锁定；慢速控制电路用于在DLL输出电路开始锁定时根据寄存器记录的延时单元数目N将DLL延迟单元的数目设定为N，后根据DLL鉴相器输出控制信号慢速调整DLL延迟单元的数目。本发明专利技术解决了现有的DRAM存储器在自刷新退出后DLL的锁定操作存在锁定时间长的技术问题，本发明专利技术提高了存储器在自刷新退出的抗干扰能力。
【技术实现步骤摘要】
本专利技术属于半导体DRAM芯片设计领域，尤其涉及改善DRAM存储器自刷新退出的DLL锁定过程电路和锁定方法。
技术介绍
计算机以及各种电子设备广泛的应用于现代生活的各个方面，对半导体DRAM芯片需求越来越大。人们对速度要求越来越快，DRAM芯片对系统要求越来越高，系统或者芯片自身产生的微小的干扰都会导致存储器故障。因而提高存储器的抗干扰能力越来越重要。如图1所示，常用DRAM存储器内DLL的基本架构:包括输入时钟接收器、DLL延迟单元、第一 DCC延迟单元、第二 DCC延迟单元、DCC鉴相器、输出时钟生成电路、时钟路径反馈电路以及DLL鉴相器；1、外部时钟vclk首先经过输入时钟接收器产生输入时钟clk2dll ；2、输入时钟clk2dll经过DLL(数字延迟锁相环)延迟单元产生第一时钟clk_000 ;延迟锁相环的目的是使存储器输出时钟和输入时钟的上升沿相位对齐；3、第一时钟clk_000经过两个完全相同的DCC(占空比调整电路)延迟单元，分别生成第二时钟clk_180和第三时钟clk_360 ;第一时钟clk_000和第三时钟clk_360经过DCC鉴相器及输出时钟生成电路达到相位对齐，使得clk_180为180°相位，后经过输出时钟生成电路产生占空比为50%的输出信号clk_out。那么经过DLL输出电路的目标是:1、让经过反馈路径的反馈时钟clkfb和输入时钟clk2dll上升沿对齐；2、第一时钟clk_000和第三时钟clk_360经过DCC鉴相器及输出时钟生成电路达到相位对齐，使得clk_180为180°相位；从而实现:1、DRAM存储器的输出时钟和输入时钟相位对齐；2、DRAM存储器的输出时钟占空比为50% ；DLL输出电路实现这些目标都是通过调节其DLL延迟单元元的多少来实现的。如图2所示，为DLL锁定后其相位关系图。现有的DLL输出电路的锁定过程通常为:1、从最新延迟单元开始(初始延迟)；2、通过控制电路快速增加延迟单元从而快速找到clk2dll的下一个上升沿；快速指1-8个周期调整一步，步频100ps_200ps。3、当接近下一个上升沿时，由于经过DLL鉴相器鉴相发出指令到延迟单元调整的过程有延迟从而一定会发生过冲；4、发生过冲后需要减小延迟单元，这时候需要使用非常慢的速度(非常小的步频和非常小的步幅)改变延迟单元，直到再次找到上升沿，完成锁定。DLL锁定之所以一开始使用快速增加延迟单元是因为DRAM存储器要求DLL输出电路必须在限定数目的周期内完成锁定。然后当靠近下一个上升沿时改为非常慢的速度去锁定以减小偏差。在DRAM存储器操作过程中会发生3种DLL的锁定操作: 1、芯片上电初始化会需要DLL锁定；2、用户人为发DLL锁定命令；3、自刷新操作退出DRAM自动触发DLL锁定命令；其中第3种自刷新退出自动触发的DLL锁定命令由于退出自刷新时DRAM芯片工作状态发生巨大改变。片内耗电也会发生很大改变(自刷新时芯片为了省电会关闭所有电源和工作电路，而退出自刷新又需要重新打开电源和工作电路)，这时会产生巨大噪声从而影响DLL的锁定。如果在慢锁阶段发生噪声则DLL输出电路需要更长的时间来从新锁定。如果推迟DLL输出电路的开始可以有效的减小噪声的影响，但DLL锁定又有锁定时间的约束。
技术实现思路
为了解决现有的DRAM存储器在自刷新退出后DLL的锁定操作存在锁定时间长的技术问题，本专利技术提供一种改善DRAM存储器自刷新退出的DLL锁定电路和锁定方法，本专利技术的目的是改善DRAM存储器在自刷新退出后的DLL (数字延迟锁相环)锁定过程，从而提高存储器在自刷新退出的抗干扰能力。本专利技术的技术解决方案:改善DRAM存储器自刷新退出的DLL锁定电路，其特殊之处在于:包括寄存器、延时单元以及慢速控制电路，所述寄存器用于在DRAM存储器进入自刷新状态时，记录DLL输出电路锁定的延时单元数目N;所述延时单元用于在DRAM存储器退出自刷新状态时，延时一段时间后出发DLL输出电路开始锁定；所述慢速控制电路用于在DLL输出电路开始锁定时根据寄存器记录的延时单元数目N将DLL延迟单元的数目设定为N，后根据DLL鉴相器输出控制信号慢速调整DLL延迟单元的数目。慢速为经历8-32个输入时钟clk2dll周期调整一步，步频为5_20ps。延时单元延时一段时间的长度小于外部系统配置给DLL输出电路的锁定的时长。改善DRAM存储器自刷新退出的DLL锁定方法，其特殊之处在于，包括以下步骤:I】在DRAM存储器进入自刷新状态时，记录DLL输出电路锁定的延时单元数目N ;2】在收到外部系统发送的DRAM存储器退出自刷新状态时，延时一段时间后DLL输出电路开始锁定；3】在DLL输出电路开始锁定时根据记录的延时单元数目N将DLL延迟单元的数目设定为N ；4】根据DLL鉴相器输出控制信号慢速调整DLL延迟单元的数目，达到锁定。慢速为经历8-32个输入时钟clk2dll周期调整一步，步频为5_20ps。延时单元延时一段时间的长度小于外部系统配置给DLL输出电路的锁定的时长。本专利技术所具有优点:1、本专利技术提出一种DLL锁定流程(自刷新之后的DLL锁定)可以极大的满足减小噪声干扰和满足锁定时间的约束。自刷新退出时一般都有很大的噪声，如果退出时立刻进入锁定过程，那就会在一个错的噪声下(电压、温度)开始调整延迟单元。本专利技术在自刷新退出时先等待一段时间在开始锁定，可以最大限度的避开噪声的干扰。2、本专利技术提出的锁定方法可以极大的提高DRAM芯片在自刷新退出时对干扰的免疫力，提尚芯片的可靠性。【附图说明】图1本现有的DRAM存储器内DLL的基本架构；图2为DLL锁定后时钟相位图；图3为本专利技术改善DRAM存储器自刷新退出的DLL锁定过程电路示意图；图4为本专利技术DLL锁定流程图。【具体实施方式】改善DRAM存储器自刷新退出的DLL锁定电路，包括寄存器、延时单元以及慢速控制电路，寄存器用于在DRAM存储器进入自刷新状态时，记录DLL输出电路锁定的延时单元数目N; 延时单元用于在DRAM存储器退出自刷新状态时，延时一段时间后出发DLL输出电路开始锁定；慢速控制电路用于在DLL输出电路开始锁定时根据寄存器记录的延时单元数目N将DLL延迟单元的数目设定为N，后根据DLL鉴相器输出控制信号慢速调整DLL延迟单元的数目。慢速为8-32个输入时钟clk2dll的周期调整一步，步频为5_20ps。延时单元延时一段时间的长度小于外部系统配置给DLL输出电路的锁定的时长。如图3所示，将锁定电路应用于DRAM存储器中的示例图。改善DRAM存储器自刷新退出的DLL锁定方法，包括以下步骤:I】在DRAM存储器进入自刷新状态时，记录DLL输出电路锁定的延时单元数目N ;2】在收到外部系统发送的DRAM存储器退出自刷新状态时，延时一段时间后DLL输出电路开始锁定；3】在DLL输出电路开始锁定时根据记录的延时单元数目N将DLL延迟单元的数目设定为N ；4】根据DLL鉴相器输出控制信号慢速调整DLL延迟单元的数目，达到锁定。慢速为8-32个输入时钟clk2dll周期调整一步，步频为5_20ps。延时单元延时一段时间的长度小于外部系统配置给DLL输出电路的锁定的时长。如图4本文档来自技高网...
【技术保护点】
改善DRAM存储器自刷新退出的DLL锁定电路，其特征在于：包括寄存器、延时单元以及慢速控制电路，所述寄存器用于在DRAM存储器进入自刷新状态时，记录DLL输出电路锁定的延时单元数目N；所述延时单元用于在DRAM存储器退出自刷新状态时，延时一段时间后出发DLL输出电路开始锁定；所述慢速控制电路用于在DLL输出电路开始锁定时根据寄存器记录的延时单元数目N将DLL延迟单元的数目设定为N，后根据DLL鉴相器输出控制信号慢速调整DLL延迟单元的数目。
【技术特征摘要】
【专利技术属性】
技术研发人员：亚历山大，
申请(专利权)人：西安华芯半导体有限公司，
类型：发明
国别省市：陕西;61
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