本文公开了用于确定访问存储器装置资源的命令的定时的技术和机制。在一实施例中，多周期命令从存储器控制器交换到存储器装置，其中，多周期命令指示对一组存储器装置的访问。基于多周期命令，控制一个或更多个其它命令的定时以实行描述存储器装置的操作约束的时间延迟参数。在另一实施例中，参照多周期命令的最后周期的开始，确定一个或更多个命令的定时。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】使用多周期命令实现存储器装置访问的设备、方法和系统相关申请 本申请是基于2012年11月30日提出的美国临时专利申请61/731908的非临时申请，并且要求具有该临时申请的优先权。临时申请61/731908由此通过引用结合于本文。背景1.
本专利技术涉及存储器装置，并且更具体地说，涉及访问易失性存储器装置的存储器单J L.ο2.
技术介绍
计算系统通常依赖存储器装置存储信息。此类存储器装置可分成两种一般类型。首先，要求电源以保持存储的信息的正确性的易失性存储器装置。其次，即使在电源关断后也保持存储的信息的非易失性存储器装置。—个常见类型的易失性存储器装置是动态随机存取存储器(DRAM)。与其它存储器技术相比，包括并且最明显的是静态随机存取存储器(SRAM)装置，DRAM装置通常提供比机械存储装置(诸如硬盘)改进程度大得多的性能，同时提供更低成本、更高存储密度和更少功耗。然而，这些益处以定期和刚好在从存储器单元读取数据或将数据写入存储器单元的每次访问之前和之后的时间期访问组成DRAM装置的存储器单元时发生各种延迟为代价。DRAM通常在集成电路内的单独电容器中存储数据的每个比特。由于电容器泄漏电荷，因此，除非定期刷新电容器电荷，否则，信息最终将衰落。由于此刷新要求和其它设计考虑，DRAM设计员对在DRAM内的操作实施各种定时约束以保持正确性。一个此类约束是预充电要求。具体而言，在请求访问DRAM中的不同行(也称为比特线(BL))时，要通过发出“预充电”命令先停用当前行。预充电命令将促使感应放大器关闭和比特线预充电到处在高与低逻辑电平之间的中间的匹配电压。在某个行预充电时间期延迟(也称为tRP)后，可发出“激活”命令以激活要访问的下一行。造成由于采用DRAM技术而遭受的各种延迟的是刷新操作、预充电操作、激活操作及其它维护操作。这些延迟具有限制可将数据写入DRAM装置或从中读取的速率的效应，并且虽然诸如处理器等组件在变得更快方面取得了长足的进步，但在增大用于DRAM技术的访问的速率方面取得相对小的进展。【附图说明】本专利技术的各种实施例在附图的图中以示例方式而不是限制方式示出，并且在图中: 图1是根据一实施例，示出用于交换多周期命令的系统的元件的框图。图2是根据一实施例，示出用于处理多周期命令的存储器装置的元件的框图。图3是根据一实施例，示出用于为访问存储器资源的命令定时的方法的元件的流程图。图4是根据一实施例，示出在存储器控制器与存储器装置之间交换的多周期命令的表。图5A到ro是根据相应实施例，示出各种多周期命令交换的特征的时序图。图6是根据一实施例，示出用于访问存储器资源的计算系统的元件的框图。图7是根据一实施例，示出用于访问存储器资源的移动装置的元件的框图。【具体实施方式】本文中所述实施例以各种方式提供用于控制访问存储器资源的一个或更多个命令的定时的技术和/或机制。此类控制可基于从存储器控制器交换到存储器装置的另一多周期命令，其中，多周期命令指示对一组存储器装置的访问。可控制一个或更多个其它命令的定时以实行描述存储器装置的操作约束的时间延迟参数。在一实施例中，参照多周期命令的最后周期的开始，可确定一个或更多个其它命令的定时。图1根据一实施例示出用于交换命令和地址信息的系统100的元件。系统100可包括耦合到存储器控制器120的存储器装置110 —一例如，其中，存储器控制器120要提供对包括在系统100中或耦合到系统100的主机处理器140的存储器装置110的访问。存储器装置110可包括多种类型的存储器技术的任何技术，这些技术例如具有存储器单元的行，其中，数据可经字线或等效物访问。在一个实施例中，存储器装置110包括动态随机存取存储器(DRAM)技术。存储器装置110可以是系统100的更大存储器装置(未示出)内的集成电路封装。例如，存储器装置110可以是诸如双列直插式存储器模块(DIMM)等存储器模块的DRAM装置。存储器装置110可包括表示存储器的一个或更多个逻辑和/或物理群组的存储器资源114。存储器的一个此类编组的示例是例如可包括布置在行和列中存储元件的阵列的一组存储器资源。存储器装置110可包括访问逻辑118以至少在一定程度上有利于对存储器资源114的访问一一例如，其中，此类访问提供用于服务于来自存储器控制器120的一个或更多个命令。访问逻辑118可包括根据常规技术提供资源访问的存储器装置110的逻辑或者结合其操作一一例如，其中，检测器逻辑112、控制逻辑116和/或访问逻辑118的功能性通过本文中所述的另外功能性补充此类常规技术。作为说明而不是限制，访问逻辑118可包括或耦合到用于将访问指令解码到存储器资源114内适当存储器位置的列逻辑和/或行逻辑(未示出)。存储器控制器120可通过如由说明性命令/地址(CA)总线165表示的一个或更多个总线，将命令或指令发送到存储器装置110。此类命令可由存储器装置110理解一一例如，包括执行存储器内多种访问功能的存储器装置110解码命令信息和/或带有列逻辑和/或行逻辑的解码地址信息。例如，此类逻辑可通过列地址选通或信号(CAS)和行地址选通或信号(RAS)的组合访问存储器资源114中的特定位置。存储器的行可根据已知存储器体系结构或其衍生物实现。简要地说，存储器资源114的行可包括如由存储器110的列逻辑生成的CAS识别的存储器单元的一个或更多个可寻址列。经存储器110的行逻辑生成的RAS，每个行可以是以各种方式可寻址。对存储器资源114的访问可以是用于经耦合到存储器110的I/O电路(未示出)的数据总线，写入交换的数据(和/或读取要交换的数据)的目的。例如，N个数据总线信号线DQ(1:N) 160可将I/O电路112耦合到存储器控制器120和/或一个或更多个其它存储器装置(未示出)。在一实施例中，存储器控制器120包括命令逻辑135以经CA 165发送命令——例如，包括多种硬件逻辑和/或执行软件逻辑的任何逻辑。命令逻辑135可包括或耦合到存储器控制器的逻辑，存储器控制器的逻辑执行操作以生成，传送或以其它方式确定根据一个或更多个常规技术发送的命令。作为说明而不是限制，命令逻辑135可补充其它常规命令/地址信令功能性，该功能性例如符合诸如2008年4月的DDR3 SDRAM JEDEC标准JESD79-3C或诸如此类等双倍数据率(DDR)规范的一些或所有要求。例如，存储器控制器120可包括计时器逻辑130，计时器逻辑130包括配置成控制用于由命令逻辑135对命令的断定(例如，发送)的定时的电路和/或执行软件。计时器逻辑130可控制此类定时以实行存储器110的操作所要求的一个或更多个时间延迟参数。在一实施例中，命令逻辑135包括保持用于与存储器110内各种行的状态有关的数据的存储装置(未示出)的访问权和/或以其它方式具有该访问权。此类数据可提供哪些组具有开放行的指示一一例如，其中，此类数据包括那些开放行的地址。命令逻辑135(和/或存储器控制器120的另一逻辑)可访问此类数据以确定存储器装置110的给定组中要访问的行是否已经开放。如果确定要访问的行已经开放，则可执行访问而无需行激活命令的传送。然而，如果确定要访问的行尚未开放，则本文档来自技高网...
【技术保护点】
一种存储器装置，包括：检测器逻辑，以检测第一多周期命令从存储器控制器到所述存储器装置的交换，所述第一多周期命令指示对第一组所述存储器装置的访问；控制逻辑，包括配置成基于所述检测到的交换，为在时钟信号的一个或更多个周期期间第二命令的断定进行定时的电路，所述第二命令执行所述第一组的激活和所述第一组的刷新之一，包括所述控制逻辑将所述第二命令的最后周期定时成在从所述第一多周期命令的最后周期开始的时间期的期间或在其截止之后开始，其中所述时间期等于预定义的行预充电时间延迟参数。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：库尔吉特·S·贝恩斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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