一种高频延迟锁相环及其时钟处理方法技术

本发明专利技术一种高频延迟锁相环，包括依次串联设置的DLL电路和DCC电路，以及脉冲产生电路；输入时钟经脉冲产生电路接入到DLL电路的输入端；脉冲产生电路用于产生一个固定脉冲宽度的时钟，固定脉冲宽度不小于DLL电路要求的最小脉冲宽度。本发明专利技术一种高频延迟锁相环的时钟处理方法，将DLL电路中接入的输入时钟进行固定脉冲宽度的处理，然后依次通过DLL电路和DCC电路处理后得到输出时钟；输入时钟在进行固定脉冲宽度的处理时，经过一个固定延迟后产生输入时钟_1，输入时钟的上升沿产生固定脉冲宽度的时钟的上升沿，输入时钟_1的上升沿产生固定脉冲宽度的时钟的下降沿，得到宽度不小于DLL电路要求的最小脉冲宽度的固定脉冲。

【技术实现步骤摘要】
一种高频延迟锁相环及其时钟处理方法
本专利技术涉及一种集成电路，具体为一种高频延迟锁相环及其时钟处理方法。
技术介绍
延迟锁相环(Delay—lockedLoop，简称DLL)技术是在PLL技术上改进得到的，被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。与PLL相比，DLL没有抖动累加，更小的锁定时间，环路滤波器易集成等有点。时钟占空比校正电路(DutyCycleCorrector，简称DCC)用于对信号进行占空比的调整。现有技术中实现高频延迟锁相环是通过DLL/DCC电路结构实现的，如图1所示。其中，DLL的工作原理：输入时钟进入DLL延迟链后产生时钟_000，然后经过时钟占空比校正电路DCC以及反馈电路后形成反馈时钟，输入时钟与反馈时钟在DLL鉴相器进行相位比较后输出增加或减少的信号到DLL逻辑控制电路去控制DLL延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。DCC的工作原理：如图2所示，时钟_000输入到DCC经过两个相同的延迟链DCC延迟链1和DCC延迟链2后产生时钟_180和时钟_360本文档来自技高网...

【技术保护点】
一种高频延迟锁相环，其特征在于，包括依次串联设置的DLL电路和DCC电路，以及脉冲产生电路；输入时钟经脉冲产生电路接入到DLL电路的输入端；脉冲产生电路用于产生一个固定脉冲宽度的时钟，固定脉冲宽度不小于DLL电路要求的最小脉冲宽度。

【技术特征摘要】
1.一种高频延迟锁相环，其特征在于，包括依次串联设置的DLL电路和DCC电路，以及脉冲产生电路；输入时钟经脉冲产生电路接入到DLL电路的输入端；脉冲产生电路用于产生一个固定脉冲宽度的时钟，固定脉冲宽度不小于DLL电路要求的最小脉冲宽度；脉冲产生电路中将输入时钟经过一个固定延迟后产生输入时钟_1，输入时钟的上升沿产生固定脉冲宽度的时钟的上升沿，输入时钟_1的上升沿产生固定脉冲宽度的时钟的下降沿；所述的DCC电路包括串联设置的第一DCC延迟链和第二DCC延迟链，以及DCC鉴相器、DCC逻辑控制电路和时钟组合电路；输入时钟经DLL延迟链延迟后输出得到时钟_000，时钟_000接入第一DCC延迟链得到时钟_180，时钟_000接入第二DCC延迟链得到时钟_360；时钟_000和时钟_180共同接入时钟组合电路后输出得到输出时钟；DCC鉴相器用于比较时钟_000和时钟_360的相位，DCC逻辑控制电路根据相位比较的结果控制第一DCC延迟链和第二DCC延迟链产...

【专利技术属性】
技术研发人员：亚历山大，
申请(专利权)人：山东华芯半导体有限公司，
类型：发明
国别省市：山东;37