一种时钟相位自适应的解调电路制造技术

本发明专利技术涉及一种时钟相位自适应的解调电路，电路主要结构包括I路采样解调器、Q路采样解调器、比较器、时钟延迟控制电路、时钟延迟电路、IQ正交时钟产生电路。电路可实现时钟相位自适应，且电路结构实现简单，实现成本低。

【技术实现步骤摘要】

：本专利技术应用于13.56MHz非接触读卡器实现卡端负载返回信号的解调或用于近场通信(NFC)被动通信模式(Passive)下的发起者(Initiator)实现目标(Target)返回信号的解调。
技术介绍
：在现有技术下，实现上述功能的解调器电路主要包括如下几种：最常见的二极管包络检波电路利用二极管的非线性来实现调幅信号的解调。当输入电压大于输出电压时，二极管导通，电容充电，输出电压增大，当输入电压小于输出电压时，二极管截止，电容放电，合理设计放电时常数和充电时常数，使输出电压值跟随输入电压的包络进行变化，实现调幅信号的解调。由于二极管电流一电压特性曲线呈现非线性特征，这会造成信号失真；输出信号有较大的波动，对后续滤波电路有较高的要求，尤其当信号频率与载波频率差距较小时，滤波电路的设计难度就会较大。乘法器同步解调也是一种常用的解调方式，这种方式中，用一个与输入信号同步的周期性开关信号对输入信号进行调制，当输入为正半周期时，开关信号控制电路增益为+1，输入为负半周期时，开关信号控制电路增益为-1，这种方式可被理解为输入信号与一个和载波同频同步的方波信号做乘积。这种方式得到的输出信号为一系列连续的正半周期正弦信号，其频率分量中包含了基带分量以及载波的谐波分量，通过滤波器将高频分量滤除，即可得到低频的基带分量。由于谐波分量的幅度较大，所以当信号频率与载波频率频率差距较小时，滤波器的设计难度也较大。另一种方法是同步采样解调器电路。在载波的峰值点或附近对载波信号的幅值进行采样，并在一个载波周期内对采样值进行保持。这一方法输出信号波动较小，解决了上述两种解调方式的问题。这一解调方法的关键是如何确定本地采样时钟的相位使采样点在每个时钟周期内都在载波的峰值点或附近，因为采样点越靠近载波的峰值，基带信号的幅度损失就越小。如果采用手动配置时钟相位的方法则使用起来较为繁琐不便，所以自适应时钟相位是使使用者更加方便的方式，本专利技术披露的电路可实现上述功能，且电路结构实现简单，低成本的同时实现时钟相位调整的自动化和解调的高灵敏度。
技术实现思路
：本专利技术提供一种时钟相位自适应的解调电路，电路主要结构包括I路采样解调器、Q路采样解调器、比较器、时钟延迟控制电路、时钟延迟电路、IQ正交时钟产生电路。上述时钟相位自适应解调电路特征在于，调制载波信号RX同时输入到I路采样解调器和Q路采样解调器，I路采样解调器的输出作为上述解调电路的输出，Q路采样解调器的输出作为调整时钟相位的参考信号，可直接输出给比较器的一个输入端或经过其它处理如滤波后输出给比较器的一个输入端，比较器的另一输入端接基准电压，该基准电压与RX信号的直流电压相同，比较器的输出端连接到时钟延迟控制电路的输入端，时钟延迟控制电路根据比较器输出信号的状态输出控制信号给时钟延迟电路的一个输入端，时钟延迟电路另一输入端接本地时钟信号，时钟延迟电路根据时钟延迟控制电路的输入信号将本地时钟信号延迟一定的时间并将延迟后的时钟信号输出到IQ正交时钟产生电路，IQ正交时钟产生电路利用输入的延迟后的时钟信号产生正交的即相位相差90度的IQ两路信号并分别输出给I路采样解调器和Q路采样解调器。上述电路工作的原理是电路IQ两路采样解调器的采样时钟的相位相差90度，那么当I路采样在信号的峰值点附近时，Q路采样点恰好位于信号的中间电平即RX信号的直流电压点，所以通过检测Q路的采样输出电平是否等于RX信号的直流电压点，就可以判断出I路采样点是否位于载波的峰值附近。上述电路的优点在于，用于采样解调的本地时钟信号的相位自适应，即电路可以自动地将I路采样解调器的采样点在在载波的峰值点附近，从而最大限度地减小基带信号的幅度损失。上述电路的优点还在于，不直接用I路信号判断其采样解调器采样点是否在载波峰值附近，而利用与I路成正交关系的Q路信号进行判断，降低了判断的难度，使电路实现简单。上述采样解调器的特征在于，用与输入调制载波信号RX同频的本地时钟信号对RX信号进行采样，并在一个载波周期内对采样值进行保持，从而得到RX信号的包络。上述采样解调器的特征还在于，I路采样解调器和Q路采样解调器的电路结构完全相同。上述时钟延迟控制电路的特征在于，电路的工作原理如下：在进行一次数据接收开始前，控制时钟延迟电路的延迟时间配置从初始值依次进行增加，直到比较器的输出信号发生翻转，则保持时钟延迟时间的当前配置。上述时钟延迟电路的特征在于，其输入时钟信号为与RX信号同频或倍频的本地时钟信号，而非从RX信号中提取的信号。上述时钟延迟电路的特征在于，按照延迟时间配置对本地时钟信号进行相应的延迟。上述正交时钟产生电路的特征在于，能利用输入的时钟信号产生两组相位相差90度的信号。附图说明：图1表示本专利技术的时钟相位自适应的解调电路的结构图图2表示本专利技术的一个具体实施例图3表示具体实施的流程图图4表示具体实施例的各节点信号波形图具体实施方式：图2表示本专利技术的时钟相位自适应的解调电路的一种具体形式，调制载波信号RX(频率为13.56MHz)同时输入到I路采样解调器和Q路采样解调器，，I路MIXER的输出作为为后级电路的输入，Q路MIXER的输出经过跟随器增强信号的驱动能力，然后经过低通滤波器滤除高频干扰后与VMID进行比较(VMID为RX信号的直流电压)，比较结果输出给时钟延迟控制电路，时钟延迟控制电路对该输入信号进行判断，并根据判断结果配置CLKDELAY[5：0]，时钟延迟电路内部由64级延迟单元组成，根据CLKDELAY[5：0]的配置，会有相应个数的的延迟单元加入延迟串对输入的频率为27.12MHz的时钟CLK进行延迟，延迟后的时钟CLK_D输出给正交时钟产生电路生成四路非交叠的13.56MHz时钟，分别输入到IQ两路混频电路(MIXER)。图3表示上述电路的工作流程图，电路的工作流程如下：CLKDELAY[5：0]的初始值为000000，CLK180初始值为0，此时根据Q路MIXER内信号采样点的不同，比较器COMP的输出COMPOUT会有一个值a(当Q路MIXER内信号采样点位于VMID之上时，a＝1；当Q路MIXER内信号采样点位于VMID之下时，a＝0)，数字电路会检测当前a的值，然后设置CLKDELAY[5：0]配置值加1，等待twait时间之后，对COMPOUT再进行判断，如果COMPOUT＝a，则会将CLKDELAY[5：0]配置值再加1，等待twait时间之后，对COMPOUT再进行判断，循环执行上述操作，直到则当前的CLKDELAY[5：0]配置值能使Q路信号采样点为VMID附近，而I路信号采样点为载波的峰值点附近，此时电路保持当前的CLKDELAY[5：0]配置值不再增加。应予说明的是，上述实施方式并非限制本专利技术，本领域技术人员在不偏离由所附权利要求限定的本专利技术范围条件下可以设计出多种可选实施方式。在权利要求中，置于圆括号内的
任何说明都不应当被理解为限制权利要求。提及的单个元件或模块不排除存在多个这种元件或模块，反之亦然。本文档来自技高网...

【技术保护点】
一种时钟相位自适应的解调电路，电路主要结构包括I路采样解调器、Q路采样解调器、比较器、时钟延迟控制电路、时钟延迟电路、IQ正交时钟产生电路，其特征在于，调制载波信号RX同时输入到I路采样解调器和Q路采样解调器，I路采样解调器的输出作为上述解调电路的输出，Q路采样解调器的输出作为调整时钟相位的参考信号，可直接输出给比较器的一个输入端或经过其它处理如滤波后输出给比较器的一个输入端，比较器的另一输入端接基准电压，该基准电压与RX信号的直流电压相同，比较器的输出端连接到时钟延迟控制电路的输入端，时钟延迟控制电路根据比较器输出信号的状态输出控制信号给时钟延迟电路的一个输入端，时钟延迟电路另一输入端接本地时钟信号，时钟延迟电路根据时钟延迟控制电路的输入信号将本地时钟信号延迟一定的时间并将延迟后的时钟信号输出到IQ正交时钟产生电路，IQ正交时钟产生电路利用输入的延迟后的时钟信号产生正交的即相位相差90度的IQ两路信号并分别输出给I路采样解调器和Q路采样解调器。

【技术特征摘要】
1.一种时钟相位自适应的解调电路，电路主要结构包括I路采样解调器、Q路采样解调器、比较器、时钟延迟控制电路、时钟延迟电路、IQ正交时钟产生电路，其特征在于，调制载波信号RX同时输入到I路采样解调器和Q路采样解调器，I路采样解调器的输出作为上述解调电路的输出，Q路采样解调器的输出作为调整时钟相位的参考信号，可直接输出给比较器的一个输入端或经过其它处理如滤波后输出给比较器的一个输入端，比较器的另一输入端接基准电压，该基准电压与RX信号的直流电压相同，比较器的输出端连接到时钟延迟控制电路的输入端，时钟延迟控制电路根据比较器输出信号的状态输出控制信号给时钟延迟电路的一个输入端，时钟延迟电路另一输入端接本地时钟信号，时钟延迟电路根据时钟延迟控制电路的输入信号将本地时钟信号延迟一定的时间并将延迟后的时钟信号输出到IQ正交时钟产生电路，IQ正交时钟产生电路利用输入的延迟后的时钟信号产生正交的即相位相差90度的IQ两路信号并分别输出给I路采样解调器和Q路采样解调器。...

【专利技术属性】
技术研发人员：马利远，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：北京;11