本发明专利技术公开了一种非交叠四相位时钟产生电路，所述电路包括偏置电压电路、使能控制电路、非交叠延迟电路和时钟频率电路，其中，偏置电压电路包括第一偏置电压电路和第二偏置电压电路，第一偏置电压电路用于为非交叠延迟电路和时钟频率电路提供第一偏置电压，第二偏置电压电路用于为非交叠延迟电路和时钟频率电路提供第二偏置电压，使能控制电路用于根据使能信号和时钟频率电路输出的时钟频率控制非交叠延迟电路，非交叠延迟电路用于产生非交叠四相位信号，时钟频率电路用于产生控制非交叠四相位时钟信号的时钟频率。本发明专利技术提供的非交叠四相位时钟信号具有更好的稳定性，不随电源电压波动而波动。
【技术实现步骤摘要】
本专利技术涉及存储
，具体涉及一种非交叠四相位时钟产生电路。
技术介绍
非易失性存储器(Flash Memory)在设计时常常需要高压擦写，一般由电荷泵产生高压，该电荷泵由非交叠四相位时钟信号进行驱动，以保证电荷泵能够正常工作。现有技术中通常使用CMOS管产生非交叠四相位时钟，当非交叠时间要求较长时，仅靠CMOS管本身较小的寄生电容难以满足要求，因此通常是通过插入CMOS时延来保证较长的非交叠时间。但在宽电压范围工作时，比如1.6V?3.8V, CMOS管器件的电流会发生较大的变化，从而导致CMOS管和CMOS时延产生的延迟相差很大，导致非交叠四相位时钟随着电源电压的波动而改变，从而难以保证电荷泵的正确工作。图1是现有技术中非交叠四相位时钟产生电路的结构图，如图1所示，该非交叠四相位时钟产生电路由M0S管产生，所述非交叠时间和时钟频率通过同一个输入端Φ进行控制，并通过四个输出端Φ:、Φ2、小3和Φ4分别输出非交叠四相位时钟信号。然而，此非交叠四相位时钟产生电路的非交叠时间和时钟频率之间不能独立设置，在一个时钟周期内，当电源电压发生波动时，四相位非交叠时间由于时钟频率的变化而变化，使得非交叠四相位时钟信号随着电源电压的波动而改变。
技术实现思路
有鉴于此，本专利技术提供一种非交叠四相位时钟产生电路，以解决非交叠四相位时钟信号随着电源电压波动的问题。本专利技术提供了一种非交叠四相位时钟产生电路，所述电路包括偏置电压电路、使能控制电路、非交叠延迟电路和时钟频率电路，其中，所述偏置电压电路包括第一偏置电压电路和第二偏置电压电路，所述第一偏置电压电路和所述第二偏置电压电路都分别与所述非交叠延迟电路和所述时钟频率电路连接，所述第一偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第一偏置电压，所述第二偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第二偏置电压；所述使能控制电路的输入端与所述时钟频率电路连接，输出端与所述非交叠延迟电路连接，所述使能控制电路用于根据使能信号和所述时钟频率电路输出的时钟频率控制所述非交叠延迟电路；所述非交叠延迟电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路的输出端连接，第三端与所述时钟频率电路连接，所述非交叠延迟电路用于产生非交叠四相位信号；所述时钟频率电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路连接，第三端与所述非交叠延迟电路连接，所述时钟频率电路用于产生控制非交叠四相位信号的时钟频率。进一步地，所述非交叠延迟电路包括第一级电路、第二级电路、第三级电路、第四级电路、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第一或非门电路、第二或非门电路、第二与非门电路和第三与非门电路，其中，所述第一级电路连接于所述第二级电路与所述使能控制电路的输出端之间，所述第一级电路和所述第二级电路连线的中点为第一级节点；所述第二级电路连接于所述第一级电路和所述第三级电路之间，所述第二级电路和所述第三级电路连线的中点为第二级节点；所述第三级电路连接于所述第二级电路和所述第四级电路之间，所述第三级电路和所述第四级电路连线的中点为第三级节点；所述第四级电路连接于所述第三级电路和所述时钟频率电路之间，所述第四级电路和所述时钟频率电路连线的中点为第四级节点；所述第二反相器的输入端与所述第一级节点连接，所述第二反相器的输出端用于输出第一反向时钟信号，第二反相器的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端用于输出第一时钟信号，所述第三反相器的输出端与所述第二或非门电路的第一输入端和所述第三与非门电路的第一输入端连接；所述第四反相器的输入端与所述第二级节点连接，所述第四反相器的输出端用于输出第二反向时钟信号，所述第四反相器的输出端与所述第五反相器的输入端连接，且所述第四反相器的输出端与所述第一或非门电路的第一输入端和所述第二与非门电路的第一输入端连接，所述第五反相器的输出端用于输出第二时钟信号；所述第六反相器的输入端与所述第三级节点连接，所述第六反相器的输出端用于输出第三反向时钟信号，所述第六反相器的输出端与所述第七反相器的输入端连接，所述第七反相器的输出端用于输出第三时钟信号，所述第七反相器的输出端与所述第一或非门电路的第二输入端和所述第二与非门电路的第二输入端连接；所述第八反相器的输入端与所述第四节点连接，所述第八反相器的输出端用于输出第四反向时钟信号，所述第八反相器的输出端与所述第九反相器的输入端连接，且与所述第二或非门电路的第二输入端和所述第三与非门电路的第二输入端连接，所述第九反相器的输出端用于输出第四时钟信号；所述第一或非门电路的输出端与所述第十反相器的输入端连接，所述第十反相器的输出端用于输出第一四相位时钟信号；所述第二与非门电路的输出端与所述第十一反相器的输入端连接，所述第十一反相器的输出端与所述第十二反相器的输入端连接，所述第十二反相器的输出端用于输出第二相位时钟信号；所述第二或非门电路的输出端与所述第十三反相器的输入端连接，所述第十三反相器的输出端与所述第十四反相器的输入端连接，所述第十四反相器的输出端用于输出第三相位时钟信号；所述第三与非门电路的输出端与所述第十五反相器的输入端连接，所述第十五反相器的输出端用于输出第四相位时钟信号。进一步地，所述第一级电路包括第二 PM0S管、第三PM0S管、第二 NM0S管和第三NM0S管，其中，所述第二 PM0S管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第二 PM0S管的源极与电源连接，所述第二 PM0S管的漏极与所述第三PM0S管的源极连接，所述第三PM0S管的栅极与使能控制电路的输出端连接，所述第三PM0S管的漏极与所述第二 NM0S管的漏极连接，所述第二 NM0S管的栅极与所述第三PM0S管的栅极连接，所述第二NM0S管的源极与所述第三NM0S管的漏极连接，所述第三NM0S管的栅极用于接收第二偏置电压电路产生的第二偏置电压，所述第三NM0S管的源极接地；所述第二级电路包括第四PM0S管、第五PM0S管、第四NM0S管、第五NM0S管和第六NM0S管，其中，所述第四PM0S管的栅极用于接收第一偏置电压电路产生的第一偏置电压，所述第四PM0S管的源极与电源连接，所述第四PM0S管的漏极与所述第五PM0S管的源极连接，所述第五PM0S管的栅极与所述第四NM0S管的栅极连接，所述第五PM0S管的栅极与所述第四NM0S管的栅极连线的中点与所述第一级电路中第三PM0S管的漏极和所述第二 NM0S管的漏极连线的中点连线的中点作为第一级节点，所述第五PM0S管的漏极与第四NM0S管的漏极连接，所述第四NM0S管的源极与所述第六NM0S管的源极连接，所述第五NM0S管的栅极用于接收反向使能信号，所述第五NM0S管的漏极与所述第四NM0S管的栅极和所述第五PM0S管的栅极连接，所述第六NM0S管的栅极用于接收第二偏置电压电路产生的第二偏置电压；所述第三级电路包括第六PM0S管、第七PM0S管、第八PM0S管、第七NM0S管和第八NM0S管，其中，所述第本文档来自技高网...
【技术保护点】
一种非交叠四相位时钟产生电路，其特征在于，所述电路包括偏置电压电路、使能控制电路、非交叠延迟电路和时钟频率电路，其中，所述偏置电压电路包括第一偏置电压电路和第二偏置电压电路，所述第一偏置电压电路和所述第二偏置电压电路都分别与所述非交叠延迟电路和所述时钟频率电路连接，所述第一偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第一偏置电压，所述第二偏置电压电路用于为所述非交叠延迟电路和所述时钟频率电路提供第二偏置电压；所述使能控制电路的输入端与所述时钟频率电路连接，输出端与所述非交叠延迟电路连接，所述使能控制电路用于根据使能信号和所述时钟频率电路输出的时钟频率控制所述非交叠延迟电路；所述非交叠延迟电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路的输出端连接，第三端与所述时钟频率电路连接，所述非交叠延迟电路用于产生非交叠四相位信号；所述时钟频率电路的第一端与所述偏置电压电路连接，第二端与所述使能控制电路连接，第三端与所述非交叠延迟电路连接，所述时钟频率电路用于产生控制非交叠四相位信号的时钟频率。
【技术特征摘要】
【专利技术属性】
技术研发人员：张现聚，丁冲，苏志强，张君宇，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：北京;11
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