一种抗旁路攻击的时钟串扰实现方法技术

本发明专利技术提供一种抗旁路攻击的时钟串扰实现方法，通过对输入时钟的相位和频率串扰，产生一个串扰时钟。对输入时钟进行相位延迟产生四个相位差为1/4个周期的时钟，以及分频数为2、3、4或者5的动态切换分频时钟，共五个时钟源。通过随机在五个时钟源中选择一路作为时钟输出，同时分频时钟在2到5分频数之间随机选择。每选择一路时钟后，此时钟持续周期数也在16个时钟到31个时钟之间随机选择，最终通过随机选择时钟源，随机每一个时钟源的持续周期产生一个相位和频率随机变换的串扰时钟。旁路攻击对功耗和电磁辐射的测量是以稳定时钟周期为基准的，对于加扰后的时钟，功耗和电磁辐射无法以同一时钟周期作为基准测量，大大增加旁路攻击的难度。

【技术实现步骤摘要】

本专利技术涉及旁路攻击的防护技术，具体涉及一种抗旁路攻击的时钟串扰实现方法。
技术介绍
随着信息技术的发展与应用，金融IC卡和电子交易设备的应用越来越广泛。而金融IC卡和电子交易设备的安全性也越来越重要。整个金融IC卡和电子交易设备的核心即采用公钥加密算法对交易者身份进行论证，使用对称加密对交易内容进行加密，保证整个交易环节的安全。随着交易安全性的提高，黑客的攻击技术也在提高。从早期通过对磁条卡复制制作伪卡进行攻击，到现在通过旁路攻击和侵入式攻击对金融IC卡和交易设备进行攻击。这对金融IC卡和电子交易设备的本身抗攻击性提出了更高要求，仅仅实现加解密已经不能抵抗黑客的攻击，同时要保证加解密的实现方法和整个系统能够抵抗黑客的旁路攻击和侵入攻击。最新的安全技术要不但保证加解密的正确性，也要保证加解密安全性。通过对加解密算法实现方式的改进，能提升加解密的安全性，但这会大大增加加解密算法的硬件实现成本和算法执行效率。
技术实现思路
本专利技术提供一种抗旁路攻击的时钟串扰实现方法，通过对时钟的串扰提高对旁路攻击的抵抗能力，提高系统的安全性。为了达到上述目的，本专利技术的技术方案是提供一种抗旁路攻击的时钟串扰实现方法，其中对一路输入时钟的相位和频率进行串扰，产生一路串扰时钟的过程，包含：对输入时钟进行相位延迟得到多路相位延迟时钟；对输入时钟进行分频得到一路分频时钟，所述分频时钟的分频数在设定的数值范围内动态切换；随机生成第一随机数和第二随机数；将各路相位延迟时钟和一路分频时钟分别作为时钟源，锁存第一随机数分别得到第一选择信号和第二选择信号；根据第一选择信号对分频数进行随机选择；同时根据第二选择信号从多个时钟源中随机选出其中一路时钟源作为输出时钟；对于选出的这一路输出时钟，锁存第二随机数得到第三选择信号，对这一路输出时钟的持续周期数进行随机选择；对这一路输出时钟实际持续的周期进行计数，当计数的数值达到随机选择的持续周期数时，随机选出新的时钟源，随机选出新的持续周期数并重新开始计数。其中，对输入时钟ClkIn进行相位延迟，得到四路相位差为1/4周期的相位延迟时钟Clk0、Clk1、Clk2和Clk3。其中，使用10位LFSR反馈电路作为随机数生成电路，来产生第一随机数RandomSel[2:0]和第二随机数RandomCnt[3:0]。其中，锁存第一随机数RandomSel[2:0]，并根据其中的后两位得到第一选择信号ClkSel[1:0]，用来确定分频时钟Clk4的分频数为2、3、4、5中随机选出的一个数值，使输入时钟ClkIn通过2-5分频电路进行分频。其中，锁存第一随机数RandomSel[2:0]，得到第二选择信号ClkSel[2:0]；采用不带毛刺的时钟切换电路进行随机时钟选择，根据第二选择信号ClkSel[2:0]选择相应的时钟源作为输出时钟，对应关系为：ClkSel=3’b000时，选择相位延迟时钟Clk0；ClkSel=3’b001时，选择相位延迟时钟Clk1；ClkSel=3’b010时，选择相位延迟时钟Clk2；ClkSel=3’b011时，选择相位延迟时钟Clk3；ClkSel=3’b100时，选择的分频时钟Clk4为2分频时钟；ClkSel=3’b101时，选择的分频时钟Clk4为3分频时钟；ClkSel=3’b110时，选择的分频时钟Clk4为4分频时钟；ClkSel=3’b111时，选择的分频时钟Clk4为5分频时钟。其中，锁存第二随机数RandomCnt[3:0]，得到第三选择信号ClkCnt[3:0]，用来选择ClkCnt，使设定的持续周期数在16~31个时钟周期之间随机变化；当计数值count[4:0]从0计数到ClkCnt+16后，重新从0开始计数。综上所述，本专利技术提供的一种抗旁路攻击的时钟串扰实现方法，其优点在于：综上所述，本专利技术通过对输入时钟的相位和频率串扰，产生一个加扰的时钟。对输入时钟进行相位延迟产生四个相位差为1/4个周期的时钟，以及分频数为2、3、4或者5的动态切换分频时钟，共五个时钟源。通过随机在五个时钟源中选择一路作为时钟输出，同时分频时钟在2到5分频数之间随机选择。每选择一路时钟后，此时钟持续周期数也在16个时钟到31个时钟之间随机选择，最终通过随机选择时钟源，随机每一个时钟源的持续周期产生一个相位和频率随机变换的串扰时钟。旁路攻击对功耗和电磁辐射的测量是以稳定时钟周期为基准的，对于加扰后的时钟，功耗和电磁辐射无法以同一时钟周期作为基准测量，大大增加旁路攻击的难度。附图说明图1为本专利技术一种抗旁路攻击的时钟串扰方法整体实现结构图；图2为本专利技术所述随机数生成模块的实现图；图3为本专利技术中所述不带毛刺时钟切换电路实现图；图4为一个示例中原始时钟ClkIn和串扰时钟ClkOut的信号波形图。具体实施方式以下结合附图说明对本专利技术的实施例作进一步详细描述，但本实施例并不用于限制本专利技术，凡是采用本专利技术的相似结构、方法及其相似变化，均应列入本专利技术的保护范围。本专利技术提供一种抗旁路攻击的时钟串扰实现方法，能够在系统级别提升加解密实现的安全性，通过很小的硬件成本，对算法时钟进行串扰，使旁路攻击者难以精确测量加解密过程中的功耗和电磁辐射，很大程度提高旁路攻击难度和攻击时间，从而抵御黑客攻击。如图1所示，是本专利技术所述抗旁路攻击的时钟串扰方法的整体实现结构，所述方法包含：相位延迟时钟生成：令输入时钟ClkIn通过三级相同的相位延迟电路，产生相位间隔一致的三个时钟Clk1、Clk2和Clk3，再将输入时钟ClkIn作为时钟Clk0，得到共四个相位延迟时钟。其中，单级相位延迟电路采用标准单元库的DEL1模块级联而成。DEL1模块在TTcorner下的时间延迟为1ns，在不同温度和工艺下，偏差范围为±50%，即时间延迟为0.5ns~1.5ns。根据输入时钟的周期，单级延迟电路设计延迟时间为时钟周期的四分之一，比如时钟频率为40MHz，时钟周期即为25ns，则单级延迟电路设计为延迟6ns，因此使用6个DEL1模块级联。分频时钟生成：令输入时钟ClkIn通过动态可设2-5分频电路，产生分频时钟Clk4，在某个确定时刻，Clk4分频值是确定的，为2-5中的一个。根据输入的ClkSel[1:0]值选择不同分频值，对应关系为：ClkSel[1:0]=2’b00:Clk4为2分频时钟ClkSel[1:0]=2’b01:Clk4为3分频时钟ClkSel[1:0]=2’b10:Clk4为4分频时钟ClkSel[1:0]=2’b11:Clk4为5分频时钟。随机数生成：随机数生成电路使用LFSR反馈电路，产生随机选择和随机时钟周期需要的随机数（RandomSel[2:0]和RandomCnt[3:0]）。如图2所示，随机数采用10位的LFSR（线性本文档来自技高网...

【技术保护点】
一种抗旁路攻击的时钟串扰实现方法，其特征在于，对一路输入时钟的相位和频率进行串扰，产生一路串扰时钟的过程，包含：对输入时钟进行相位延迟得到多路相位延迟时钟；对输入时钟进行分频得到一路分频时钟，所述分频时钟的分频数在设定的数值范围内动态切换；随机生成第一随机数和第二随机数；将各路相位延迟时钟和一路分频时钟分别作为时钟源，锁存第一随机数分别得到第一选择信号和第二选择信号；根据第一选择信号对分频数进行随机选择；同时根据第二选择信号从多个时钟源中随机选出其中一路时钟源作为输出时钟；对于选出的这一路输出时钟，锁存第二随机数得到第三选择信号，对这一路输出时钟的持续周期数进行随机选择；对这一路输出时钟实际持续的周期进行计数，当计数的数值达到随机选择的持续周期数时，随机选出新的时钟源，随机选出新的持续周期数并重新开始计数。

【技术特征摘要】
1.一种抗旁路攻击的时钟串扰实现方法，其特征在于，对一路输入时钟的相位和频率进行串扰，产生一路串扰时钟的过程，包含：
对输入时钟进行相位延迟得到多路相位延迟时钟；
对输入时钟进行分频得到一路分频时钟，所述分频时钟的分频数在设定的数值范围内动态切换；
随机生成第一随机数和第二随机数；
将各路相位延迟时钟和一路分频时钟分别作为时钟源，锁存第一随机数分别得到第一选择信号和第二选择信号；根据第一选择信号对分频数进行随机选择；同时根据第二选择信号从多个时钟源中随机选出其中一路时钟源作为输出时钟；
对于选出的这一路输出时钟，锁存第二随机数得到第三选择信号，对这一路输出时钟的持续周期数进行随机选择；
对这一路输出时钟实际持续的周期进行计数，当计数的数值达到随机选择的持续周期数时，随机选出新的时钟源，随机选出新的持续周期数并重新开始计数。
2.如权利要求1所述的抗旁路攻击的时钟串扰实现方法，其特征在于：...

【专利技术属性】
技术研发人员：孙坚，周玉洁，刘红明，
申请(专利权)人：上海爱信诺航芯电子科技有限公司，
类型：发明
国别省市：上海;31