存储器及电子设备制造技术

本实用新型专利技术公开了一种存储器及电子设备，其中，该存储器包括：字线延迟锁相环、第一字线驱动器、第二字线驱动器、读出电路及存储单元阵列；字线延迟锁相环分别连接第一字线驱动器及第二字线驱动器；第一字线驱动器连接字线的第一端，第二字线驱动器连接字线的第二端；存储单元阵列通过位线连接读出电路；字线延迟锁相环同时控制发送字线时钟信号至第一字线驱动器及第二字线驱动器；第一字线驱动器及第二字线驱动器同时将字线驱动信号提供到字线，读出电路通过位线读出信号。本实用新型专利技术能够消除字线远端的驱动信号及字线近端的驱动信号的延时差，提高存储器的读出速度。提高存储器的读出速度。提高存储器的读出速度。

【技术实现步骤摘要】
存储器及电子设备


[0001]本公开涉及电子电路
，尤其涉及一种存储器及电子设备。

技术介绍

[0002]存储器广泛应用在例如计算机、无线通信装置、相机、数字显示器等的各种电子装置中。存储器的存储单元编程为各种状态来存储信息。例如，二进制存储单元可被编程为对应于逻辑1或逻辑0的两个状态中的一者。为了存取由存储器存储的信息，组件可读取或感测存储器内的一或多个存储单元的状态。
[0003]目前，各种存储器的存储单元阵列非常大，存储单元所在的位置，影响了其数值读出的速度，距离字线驱动器近的存储单元的字线WL打开的就早，离字线驱动器远的存储单元的字线WL打开的就晚。此外，灵敏放大器SA沿着存储单元阵列的某个整条边缘排列，离控制信号驱动器近的SA打开的就早，离控制信号驱动器远的SA打开的就晚，控制信号也是从左到右有延时差，导致存储单元阵列的读速度慢。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0005]本公开提供一种存储器及电子设备，至少在一定程度上克服相关技术中字线WL的两端有延时差的问题。
[0006]本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
[0007]本技术实施例中提供了一种存储器，包括：存储单元阵列、字线、第一字线驱动器、第二字线驱动器、字线延迟锁相环、读出电路；第一字线驱动器，连接所述字线的第一端；第二字线驱动器，连接所述字线的第二端；其中，所述第一字线驱动器响应于第一时钟信号产生第一字线驱动信号，所述字线延迟锁相环接收所述第一时钟信号产生与所述第一时钟信号相位一致的第二时钟信号，所述第二字线驱动器响应于所述第二时钟信号产生第二字线驱动信号。
[0008]优选的，所述第一字线驱动器位于所述存储单元阵列的第一侧，所述第二字线驱动器位于所述存储单元阵列的第二侧。
[0009]优选的，所述字线延迟锁相环位于所述存储单元阵列的第二侧。
[0010]优选的，还包括时钟产生电路，所述时钟产生电路产生所述第一时钟信号，所述时钟产生电路和所述第一字线驱动器的距离小于所述时钟产生电路和所述第二字线驱动器的距离。
[0011]优选的，所述第一时钟信号和所述第二时钟信号是对齐的时钟信号。
[0012]优选的，还包括：读出电路延迟锁相环、第一读出电路驱动器及第二读出电路驱动器；所述读出电路包括多个灵敏放大器，所述多个灵敏放大器连接控制信号线，所述第一读
出电路驱动器连接所述控制信号线的第一端，所述第二读出电路驱动器连接所述控制信号线的第二端，所述第一读出电路驱动器响应于第三时钟信号产生第一控制信号，所述读出电路延迟锁相环接收所述第三时钟信号产生第四时钟信号，所述第二读出电路驱动器响应于所述第四时钟信号产生第二控制信号。
[0013]优选的，所述第三时钟信号和所述第四时钟信号是对齐的时钟信号。
[0014]优选的，所述存储器为动态随机存取存储器、静态随机存取存储器、磁随机存取存储器或电阻性随机存取存储器。
[0015]优选的，所述多个灵敏放大器设置为一行排列。
[0016]一种电子设备，包括上述所述的存储器。
[0017]本技术公开了一种存储器及电子设备，其中，该存储器包括：字线延迟锁相环、第一字线驱动器、第二字线驱动器、读出电路及存储单元阵列；字线延迟锁相环分别连接第一字线驱动器及第二字线驱动器；第一字线驱动器连接字线的第一端，第二字线驱动器连接字线的第二端；存储单元阵列通过位线连接读出电路；字线延迟锁相环同时控制发送字线时钟信号至第一字线驱动器及第二字线驱动器；第一字线驱动器及第二字线驱动器同时将字线驱动信号提供到字线，读出电路通过位线读出信号。本技术能够消除字线远端的驱动信号及字线近端的驱动信号的延时差，提高存储器的读出速度。
[0018]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
[0019]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1为本技术实施例中一种存储器示意图；
[0021]图2为本技术实施例中第一字线驱动信号Drive1及第二字线驱动信号Drive2示意图；
[0022]图3为本技术实施例中又一种的存储器示意图；
[0023]图4为本技术实施例中一种灵敏放大器SA的示意图；
[0024]图5为DRAM存储单元的示意图；
[0025]图6为RRAM存储单元的示意图。
具体实施方式
[0026]现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
[0027]此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功
能实体，不一定必须与物理或逻辑上独立的实体相对应。
[0028]本技术实施例中提供了一种存储器，图1为本技术实施例中一种存储器示意图，如图1所示，该存储器10包括：存储单元阵列105、字线WL、第一字线驱动器102、第二字线驱动器103、字线延迟锁相环101及读出电路104；第一字线驱动器102连接字线WL的第一端；第二字线驱动器103连接字线WL的第二端；其中，第一字线驱动器102响应于第一时钟信号产生第一字线驱动信号，字线延迟锁相环101接收第一时钟信号产生与第一时钟信号相位一致的第二时钟信号，第二字线驱动器103响应于第二时钟信号产生第二字线驱动信号。
[0029]在一个实施例中，存储器10还包括时钟产生电路和字线译码器。时钟产生电路提供第一时钟信号CLK1。第一字线驱动器102响应于第一时钟信号CLK1产生第一字线驱动信号Drive1。字线延迟锁相环101接收第一时钟信号CLK1产生与第一时钟信号CLK1相位一致的第二时钟信号CLK2，第二字线驱动器103响应于第二时钟信号CLK2产生第二字线驱动信号Drive2。字线译码器用于根据地址信号选择目标位线，从而将字线驱动信号传输到目标位线。
[0030]在一个实施例中，第一字线驱动器102位于存储单元阵列105的第一侧，第二字线驱动器103位于存储单元阵列105的第二侧。第一字线驱动器102连接字线WL的第一端，第二字线驱动器1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，其特征在于，包括：存储单元阵列(105)；字线；第一字线驱动器(102)，连接所述字线的第一端；第二字线驱动器(103)，连接所述字线的第二端；字线延迟锁相环(101)；读出电路(104)；其中，所述第一字线驱动器(102)响应于第一时钟信号产生第一字线驱动信号，所述字线延迟锁相环(101)接收所述第一时钟信号产生与所述第一时钟信号相位一致的第二时钟信号，所述第二字线驱动器(103)响应于所述第二时钟信号产生第二字线驱动信号。2.根据权利要求1所述的存储器，其特征在于，所述第一字线驱动器(102)位于所述存储单元阵列(105)的第一侧，所述第二字线驱动器(103)位于所述存储单元阵列(105)的第二侧。3.根据权利要求2所述的存储器，其特征在于，所述字线延迟锁相环(101)位于所述存储单元阵列(105)的第二侧。4.根据权利要求1所述的存储器，其特征在于，还包括时钟产生电路，所述时钟产生电路产生所述第一时钟信号，所述时钟产生电路和所述第一字线驱动器(102)的距离小于所述时钟产生电路和所述第二字线驱动器(103)的距离。5.根据权利要求1所述的存储器，其特征在于，所述第一时钟信号和所述第二时钟信...

【专利技术属性】
技术研发人员：张建军，金伟民，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：新型
国别省市：