LDO电路及DDR存储系统技术方案

本实用新型专利技术提供了一种LDO电路及DDR存储系统，其在使能信号到来时，通过一开关信号来短暂导通电控开关，可以在第一运算放大器开启瞬间，在原有一路尾电流的基础上给第一运算放大器增加一路尾电流，以提高第一运算放大器的性能，加快LDO电路的关键节点的充放电速度，使LDO电路更快的建立，提高了LDO电路的响应速度，以满足高频系统的启动要求。进一步地，还使得第一运算放大器所接入的两路尾电流中的至少一路与系统时钟信号的频率正相关，从而当系统时钟信号频率较高时，增大第一运算放大器的尾电流，LDO电路的响应速度较快，能满足高频系统的启动要求，而当系统时钟信号频率较低时，减小第一运算放大器的尾电流，以降低系统的整体功耗。体功耗。体功耗。

【技术实现步骤摘要】
LDO电路及DDR存储系统


[0001]本技术涉及集成电路设计
，特别涉及一种LDO电路及DDR 存储系统。

技术介绍

[0002]LDO(Low Dropout Regulator，低压差线性稳压器)具有低压差、低功耗、低噪声、占用芯片面积小等特点，可应用于电池供电、电源管理等方面。例如 LDO电路用作DDR SRAM(Double Data Rate Static Random Access Memory，双倍速率静态随机存储器)系统中的供电电路，为后级的DDR存储电路提供电源电压。对DDR SRAM系统，LDO电路的输出电压对后级的DDR存储电路的性能有着重要的影响。
[0003]随着电子技术的发展，DDR SRAM系统的工作频率越来越高，因此对LDO 电路的响应速度也越来越高。而通常LDO电路的响应速度决定了其输出电压波动的大小，响应速度越快，则其输出电压的波动越小，稳定时间越快。因此提高LDO电路的响应速度，对DDR SRAM系统的性能来说至关重要。而且LDO 电路所引入的功耗对于DDR SRAM系统的整体功耗来说也是至关重要的。

技术实现思路

[0004]本技术的目的在于提供一种LDO电路及DDR存储系统，能够提高 LDO电路的响应速度，且避免引入过多的功耗。
[0005]为实现上述目的，本技术提供一种LDO电路，包括：
[0006]第一运算放大器，其第一输入端接入第一参考电压，其第二输入端连接第一反馈路径，其使能端接入一使能信号；
[0007]第一尾电流管，连接所述第一运算放大器并向所述第一运算放大器提供第一尾电流；及
[0008]第二尾电流管和电控开关，所述电控开关的控制端接入相应的开关信号，所述电控开关的通路两端分别连接所述第二尾流管和所述第一运算放大器，所述开关信号的有效电平宽度小于所述使能信号的有效电平宽度，所述电控开关导通时向所述第一运算放大器提供第二尾电流。
[0009]可选地，所述第一尾电流管的栅极接入第一输入电流，所述第二尾电流管的栅极接入第二输入电流，且所述第一输入电流和所述第二输入电流中的至少一个为与相应的系统时钟信号频率正相关的电流信号。
[0010]可选地，所述的LDO电路还包括：
[0011]第一偏置负载，所述第一偏置负载的一端接地，另一端与所述第一尾流管的栅极连接且接入所述第一输入电流；
[0012]第二偏置负载，所述第二偏置负载的一端接地，另一端与所述第二尾流管的栅极连接且接入所述第二输入电流。
[0013]可选地，所述第一偏置负载为电阻，或者，为栅漏短接且栅极连接第一尾流管的栅
极的NMOS管；所述第二偏置负载为电阻，或者，为栅漏短接且栅极连接第二尾流管的栅极的NMOS管。
[0014]可选地，所述的LDO电路还包括输入电流供给电路，所述输入电流供给电路的输入端接入所述系统时钟信号，所述输入电流供给电路相应的输出端输出所述第一输入电流和所述第二输入电流。
[0015]可选地，所述输入电流供给电路包括：
[0016]第二运算放大器，其第一输入端接入第二参考电压，其第二输入端连接第二反馈路径；
[0017]第二功率管，所述第二功率管的栅极连接所述第二运算放大器的输出端，且所述第二反馈路径将所述第二功率管的漏极电压反馈至所述第二运算放大器的第二输入端；
[0018]与所述第二功率管形成电流镜像的第一镜像MOS管，第一镜像MOS管的栅极连接所述第二运算放大器的输出端；
[0019]级联的反相器串，反相器串的输入端接入所述系统时钟信号，所述反相器中的各个反相器的电源端耦接所述第二反馈路径。
[0020]可选地，所述第一镜像MOS管输出的电流作为所述第一输入电流或所述第二输入电流；或者，所述输入电流供给电路还包括与所述第二功率管形成电流镜像的第二镜像MOS管，第二镜像MOS管的栅极连接所述第二运算放大器的输出端，所述第一镜像MOS管输出所述第一输入电流，所述第二镜像MOS管输出所述第二输入电流。
[0021]可选地，所述第一镜像MOS管和所述第二镜像MOS管的宽长比不同。
[0022]可选地，所述的LDO电路还包括：
[0023]第一功率管，所述第一功率管的栅极连接所述第一运算放大器的输出端，且所述第一反馈路径将所述第一功率管的漏极电压反馈至所述第一运算放大器的第二输入端。
[0024]基于同一技术构思，本技术还提供一种DDR存储系统，其包括本技术所述的LDO电路，以及，电源端与所述LDO电路的输出端耦接的DDR 存储电路。
[0025]与现有技术相比，本技术的技术方案至少具有以下有益效果之一：
[0026]1、在使能信号到来时，通过一开关信号来短暂导通电控开关，进而在第一运算放大器开启瞬间给第一运算放大器增加了一路尾电流，从而一方面能够加快LDO电路的关键节点的充放电速度，使LDO电路更快的建立，提高了LDO 电路的响应速度，另一方面避免现有技术中仅通过使一路尾电流尽可能大来提高LDO响应速度时引入的不必要的功耗。
[0027]2、使得第一运算放大器所接入的两路尾电流中至少一路与系统时钟信号的频率正相关，从而当系统时钟信号频率较高时，提高第一运算放大器的性能，使 LDO电路更快的建立，进一步提高了LDO电路的响应速度，以满足高频系统的启动要求，而当系统时钟信号频率较低时，减小第一运算放大器的尾电流，以进一步降低系统的整体功耗。
附图说明
[0028]图1是现有的一种LDO电路的典型电路结构示意图。
[0029]图2是图1所示的LDO电路的瞬态响应波形示意图。
[0030]图3是本技术一实施例的LDO电路的电路结构示意图。
[0031]图4是图3所示的LDO电路的瞬态响应波形示意图。
[0032]图5是本技术另一实施例的LDO电路的电路结构示意图。
[0033]图6是图5中输入电流供给电路的一种具体示例结构示意图。
[0034]图7是图5中反相器的一种具体示例结构示意图。
[0035]图8是本技术又一实施例的输入电流供给电路的电路结构示意图。
具体实施方式
[0036]在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本技术的范围完全地传递给本领域技术人员。自始至终相同附图标记表示相同的元件。应当明白，当元件被称为"连接到"其它元件时，其可以直接地连接其它元件，或者可以存在居间的元件。相反，当元件被称为"直接连接到"其它元件时，则不存在居间的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种LDO电路，其特征在于，包括：第一运算放大器，其第一输入端接入第一参考电压，其第二输入端连接第一反馈路径，其使能端接入一使能信号；第一尾电流管，连接所述第一运算放大器并向所述第一运算放大器提供第一尾电流；及第二尾电流管和电控开关，所述电控开关的控制端接入相应的开关信号，所述电控开关的通路两端分别连接所述第二尾流管和所述第一运算放大器，所述开关信号的有效电平宽度小于所述使能信号的有效电平宽度，所述电控开关导通时向所述第一运算放大器提供第二尾电流。2.如权利要求1所述的LDO电路，其特征在于，所述第一尾电流管的栅极接入第一输入电流，所述第二尾电流管的栅极接入第二输入电流，且所述第一输入电流和所述第二输入电流中的至少一个为与相应的系统时钟信号频率正相关的电流信号。3.如权利要求2所述的LDO电路，其特征在于，还包括：第一偏置负载，所述第一偏置负载的一端接地，另一端与所述第一尾流管的栅极连接且接入所述第一输入电流；第二偏置负载，所述第二偏置负载的一端接地，另一端与所述第二尾流管的栅极连接且接入所述第二输入电流。4.如权利要求3所述的LDO电路，其特征在于，所述第一偏置负载为电阻，或者，为栅漏短接且栅极连接第一尾流管的栅极的NMOS管；所述第二偏置负载为电阻，或者，为栅漏短接且栅极连接第二尾流管的栅极的NMOS管。5.如权利要求2
‑
4中任一项所述的LDO电路，其特征在于，还包括输入电流供给电路，所述输入电流供给电路的输入端接入所述系统时钟信号，所述输入电流供给电路相应的输出端输出所述第一输入电流和所述...

【专利技术属性】
技术研发人员：成俊，唐东升，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：新型
国别省市：