应用于高速ADC输入缓冲器的自适应电流产生电路及方法技术

本发明专利技术提供一种应用于高速ADC输入缓冲器的自适应电流产生电路及方法，所述自适应电流产生电路包括反相器驱动链、分频器、频率检测器、低通滤波器、静态比较器组及可控电流镜；本发明专利技术先后依次通过反相器驱动链的转换、分频器的分频、频率检测器的频率检测及低通滤波器的转换，将输入缓冲器的输入模拟信号转换为直流形式的鉴频电压，再通过静态比较器组的多次比较，得到N位数字码，最后通过N位数字码来控制可控电流镜，可控电流镜在N位数字码的控制下为输入缓冲器提供大小可调的输入电流，输入电流的大小与输入模拟信号的频率大小正相关，这不仅可以有效避免过大输入电流造成的功耗浪费，还可以避免过大输入电流或过小输入电流造成的性能恶化。成的性能恶化。成的性能恶化。

【技术实现步骤摘要】
应用于高速ADC输入缓冲器的自适应电流产生电路及方法


[0001]本专利技术涉及集成电路
，特别是涉及一种应用于高速ADC输入缓冲器的自适应电流产生电路及方法。

技术介绍

[0002]超高速ADC(Analog
‑
to
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Digital Converter，模数转换器)常常采用输入缓冲器对输入的模拟信号进行处理再输出到ADC的内部核心电路，用于抑制封装寄生的电容电感对ADC性能的影响并增强输入信号的驱动能力，使输入信号可以更好的被采样电路采样。
[0003]其中，输入缓冲器的基本结构通常为源跟随器，这使得输入缓冲器的性能和它的电流大小密切相关。当输入信号的频率较低时，输入缓冲器的电流可以比较小就能达到较好的动态性能(即输出信号的无杂散动态范围满足ADC的需求)；当输入信号的频率较高时(靠近甚至超过采样频率的一半)，输入缓冲器的电流就必须很大才能将满足性能要求。
[0004]而传统的输入缓冲器一般直接采用很大的电流来当作输入缓冲器的电流，这样在输入信号频率较低的情况下会造成功耗的浪费，并且本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，包括：反相器驱动链，采集所述输入缓冲器的输入模拟信号，并将所述输入模拟信号转换为第一时钟信号；分频器，接收所述第一时钟信号，对所述第一时钟信号进行分频处理，得到第二时钟信号；频率检测器，接收参考时钟信号和所述第二时钟信号，对所述第二时钟信号进行频率检测，得到鉴频输出信号；低通滤波器，接收所述鉴频输出信号，将所述鉴频输出信号转换为直流形式的鉴频电压；静态比较器组，接收所述鉴频电压和N个不同大小的参考电压，将所述鉴频电压与N个所述参考电压分别进行比较，得到N位数字码；可控电流镜，接收N位所述数字码，在N位所述数字码的控制下为所述输入缓冲器提供大小可调的输入电流；其中，N为大于等于2的整数。2.根据权利要求1所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述反相器驱动链包括：第一反相单元，接所述输入模拟信号的一端，进行连续M次反相，得到并输出所述第一时钟信号；第二反相单元，接所述输入模拟信号的另一端，进行一次反相，悬空不输出；其中，M为大于等于2的整数。3.根据权利要求2所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述第一反相单元包括M个依次级联的CMOS反相器，所述第二反相单元包括一个CMOS反相器。4.根据权利要求3所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，在所述第一反相单元中，M个依次级联的所述CMOS反相器中的NMOS管的宽长比以S为公比呈等比数列分布，M个依次级联的所述CMOS反相器中的PMOS管的宽长比以S为公比呈等比数列分布，其中，S为大于等于2的整数。5.根据权利要求4所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述分频器包括L个依次级联的D触发器，第i个所述D触发器的正向输出端接第i+1个所述D触发器的时钟端，第j个所述D触发器的反向输出端接第j个所述D触发器的输入端，第一个所述D触发器的时钟端接所述第一时钟信号，第L个所述D触发器的正向输出端输出所述第二时钟信号，其中，L为大于等于2的整数，i为1～L
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1的整数，j为1～L的整数。6.根据权利要求5所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述第二时钟信号的频率小于等于所述参考时钟信号频率的一半。7.根据权利要求6所述的应用于高速ADC输入缓冲器的自适应电流产生电路，其特征在于，所述频率检测器包括第一反相器、第二反相器...

【专利技术属性】
技术研发人员：王翊舟，刘璐，徐代果，朱璨，蒋和全，李儒章，王健安，陈光炳，付东兵，俞宙，张正平，
申请(专利权)人：重庆吉芯科技有限公司，
类型：发明
国别省市：