内部信号监测电路制造技术

本申请涉及一种内部信号监测电路。本文中公开了一种设备，其包含：第一电路，其配置成测量从多个内部信号中的一个的第一活动边沿到所述多个内部信号中的一个的第二活动边沿的第一时段；以及第二电路，其配置成将所述第一时段与第二时段进行比较以产生警告信号。时段与第二时段进行比较以产生警告信号。时段与第二时段进行比较以产生警告信号。

【技术实现步骤摘要】
内部信号监测电路


[0001]本申请涉及一种内部信号监测电路。

技术介绍

[0002]存在例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)的半导体装置包含被称作“过程监测器”的评估电路的情况。由过程监测器产生的评估数据在半导体装置的制造阶段中输出到测试器，且基于评估数据而作出是否在所设计的时序处操作内部电路的判断。然而，即使在制造阶段中在所设计的时序处操作内部电路的情况下，操作时序也可能由于形成内部电路的元件的老化劣化而有偏差。当逐渐老化劣化时，在一些情况下，会在发货数年后突然发生操作错误。

技术实现思路

[0003]本申请的一方面针对一种设备，其包括：第一电路，其配置成测量从多个内部信号中的一个的第一活动边沿到多个内部信号中的一个的第二活动边沿的第一时段；以及第二电路，其配置成将第一时段与第二时段进行比较以产生警告信号。
[0004]本申请的另一方面针对一种设备，其包括：振荡器电路，其配置成产生振荡信号；计数器电路，其配置成响应于第一内部信号而开始与振荡信号同步的计数操作且响应于第二内部信号而停止计数操作以产生计数值；以及比较器电路，其配置成将计数值与阈值进行比较，且在计数值超出阈值时激活警告信号。
[0005]本申请的又一方面针对一种设备，其包括：存储器单元阵列，其包含多个存储器单元；存取控制电路，其配置成使用依序激活的第一信号和第二信号对存储器单元阵列执行存取操作；信号监测器电路，其配置成评估从第一信号被激活时到第二信号被激活时的时段，并在时段为异常值时产生警告信号；模式寄存器电路，其配置成存储警告信号；以及I/O电路，其耦合到存储器单元阵列和模式寄存器电路，其中存取控制电路配置成响应于数据读取命令而对存储器单元阵列执行数据读取操作，使得存储于存储器单元中的一个中的读取数据通过I/O电路输出到外部，且响应于模式寄存器读取命令而对模式寄存器电路执行模式寄存器读取操作，使得警告信号通过I/O电路输出到外部。
附图说明
[0006]图1为示出根据本公开的实施例的半导体装置的配置的框图。
[0007]图2为主字驱动器的电路图。
[0008]图3为子字驱动器的电路图。
[0009]图4为数据感测电路的电路图。
[0010]图5为根据本公开的实施例的信号监测器电路的电路图。
[0011]图6和7为根据本公开的实施例的信号监测器电路的操作的时序图。
[0012]图8为展示根据本公开的实施例的在初始化操作的周期中激活信号监测器电路的
实例的时序图。
[0013]图9为展示根据本公开的实施例的复制电路设置在时序控制电路中的实例的框图。
具体实施方式
[0014]下文将参考附图来详细解释本专利技术的各种实施例。以下详细描述参考借助于说明展示可实践的本专利技术的特定方面和实施例的附图。足够详细地描述这些实施例以使得所属领域的技术人员能够实践本专利技术。可利用其它实施例，且可在不脱离本专利技术的范围的情况下在结构、逻辑和电性上做出改变。本文所公开的各种实施例不一定相互排斥，因为一些公开的实施例可与一或多个其它公开的实施例组合形成新的实施例。
[0015]图1中展示的半导体装置包含存储器单元阵列10、对存储器单元阵列10进行存取的存取控制电路20和执行数据的输入和输出的输入/输出(Input/Output，I/O)电路30。存储器单元阵列10包含多个子字线SWL、多个位线BL和布置在子字线SWL与位线BL之间的各个交叉点处的多个存储器单元MC。存储器单元MC为例如DRAM单元。存取控制电路20包含：行地址解码器21，其对行地址XADD进行解码；列地址解码器22，其对列地址YADD进行解码；以及命令解码器23，其对命令CMD进行解码。
[0016]行地址解码器21对从外部供应的行地址XADD进行预解码，从而产生垫选择信号MAT、主字线选择信号MW及子字线选择信号FXT和FXB。存取控制电路20进一步包含主字驱动器24和子字驱动器25。将垫选择信号MAT和主字线选择信号MW供应到主字驱动器24。主字驱动器24基于垫选择信号MAT和主字线选择信号MW而驱动主字信号MWLB。子字驱动器25基于主字信号MWLB及子字线选择信号FXT和FXB而驱动子字线SWL。
[0017]列地址解码器22对从外部供应的列地址YADD进行解码，以产生列选择信号CS。将列选择信号CS供应到包含于存取控制电路20中的数据感测电路26。数据感测电路26连接到位线BL，且由列选择信号CS指示的位线BL中的任一者连接到I/O电路30。
[0018]命令解码器23对从外部发出的命令CMD进行解码以产生各种内部控制信号。举例来说，命令解码器23在命令CMD指示活动命令的情况下激活活动信号IACT，在命令CMD指示读取命令或写入命令的情况下激活列启用信号CYE，且在命令CMD指示模式寄存器读取命令的情况下激活模式寄存器读取信号MRR。活动信号IACT被供应到包含于存取控制电路20中的时序控制电路27。当激活活动信号IACT时，时序控制电路27按此次序激活时序信号R1和R2。时序信号R1和R2被供应到主字驱动器24。将列启用信号CYE供应到列地址解码器22。列地址解码器22响应于列启用信号CYE而激活列选择信号CS。活动信号IACT和时序信号R1和R2可被视为与存取主或子字线有关的行系统信号。列启用信号CYE可被视为与存取位线BL有关的列系统信号。模式寄存器读取信号MRR被供应到模式寄存器40。模式寄存器40为在其中存储各种操作参数的电路。当激活模式寄存器读取信号MRR时，经由I/O电路30将存储于模式寄存器40中的参数输出到外部。可经由I/O电路30从外部覆写存储于模式寄存器40中的参数。
[0019]根据本实施例的半导体装置进一步包含信号监测器电路50。信号监测器电路50为用于评估半导体装置的各种内部信号的激活时序的电路。在图1中展示的实例中，将活动信号IACT、时序信号R2和列启用信号CYE输入到信号监测器电路50。信号监测器电路50可在正
常操作中与存取控制电路20的操作并行地评估各种内部信号的激活时序，或可在上电之后执行的初始化操作的周期中评估各种内部信号的激活时序。在后一种情况下，在监测电源电位VDD的电平的上电复位电路60产生监测开始信号SM的时序处激活信号监测器电路50就足够了。上电复位电路60例如在电源电位VDD的电平已达到足够电平以实现对存储器单元阵列10的存取的时序处激活监测开始信号SM。
[0020]如图2所示，主字驱动器24包含：逻辑电路241，其接收时序信号R1和R2以及垫选择信号MAT；选择电路242，其由逻辑电路241的输出信号241a预充电且由逻辑电路241的输出信号241b和主字线选择信号MW放电；以及输出电路243，其对选择电路242的输出进行锁存并输出主字信号MWLB。电平移位器电路244插入于逻辑电路241与选择电路242之间。
[0021]当在时序信号R本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：第一电路，其配置成测量从多个内部信号中的一个的第一活动边沿到所述多个内部信号中的一个的第二活动边沿的第一时段；以及第二电路，其配置成将所述第一时段与第二时段进行比较以产生警告信号。2.根据权利要求1所述的设备，其进一步包括配置成存储警告信号的第三电路，其中响应于从外部发出的第一命令而将所述警告信号输出到外部。3.根据权利要求2所述的设备，其中所述第三电路包含模式寄存器电路，且其中所述第一命令为模式寄存器读取命令。4.根据权利要求1所述的设备，其中所述第一活动边沿为所述多个内部信号中的第一内部信号的边沿，且其中所述第二活动边沿为所述多个内部信号中不同于所述第一内部信号的第二内部信号的边沿。5.根据权利要求4所述的设备，其中所述第二电路配置成在所述第一时段长于所述第二时段时激活所述警告信号。6.根据权利要求5所述的设备，其中响应于从外部发出的第二命令而产生所述第一内部信号和所述第二内部信号。7.根据权利要求6所述的设备，其中所述第二命令为活动命令，且其中所述第一内部信号和所述第二内部信号为基于所述活动命令依序产生的行系统信号中的信号。8.根据权利要求4所述的设备，其中所述第二电路配置成在所述第一时段短于所述第二时段时激活所述警告信号。9.根据权利要求8所述的设备，其中分别响应于从外部发出的第二命令和第三命令而产生所述第一内部信号和所述第二内部信号。10.根据权利要求9所述的设备，其中所述第二命令为活动命令，其中所述第三命令为读取命令或写入命令，其中所述第一内部信号为基于所述活动命令而产生的行系统信号中的一个，且其中所述第二内部信号为基于所述读取命令或所述写入命令而产生的列系统信号中的一个。11.根据权利要求1所述的设备，其中所述第一电路配置成响应于所述第一活动边沿而开始计数操作并响应于所述第二活动边沿而停止所述计数操作，以产生指示所述第一时段的第一二进制数据。12.根据权利要...

【专利技术属性】
技术研发人员：坂本雄祐，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：