半导体集成电路以及存储器制造技术

本发明专利技术实施例涉及一种半导体集成电路以及存储器，半导体集成电路包括：经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线，参考数据线，所述参考数据线用于提供参考基准信号，还包括：本地读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二数据线之间传输数据；放大模块，用于接收所述第二数据线的数据信号以及所述参考基准信号，对所述第二数据线的数据信号进行放大，所述参考基准信号作为放大所述第二数据线的数据信号的参考基准。本发明专利技术实施例能够改善半导体集成电路的电学性能。够改善半导体集成电路的电学性能。够改善半导体集成电路的电学性能。

【技术实现步骤摘要】
半导体集成电路以及存储器


[0001]本专利技术涉及半导体
，特别涉及一种半导体集成电路以及存储器。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
[0003]DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power Double Data Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多地应用于移动领域，用户对于DRAM速度指标的要求越来越高。
[0004]然而，目前的DRAM的读写性能仍有待提高。

技术实现思路

[0005]本专利技术实施例提供一种半导体集成电路以及存储器，减少数据线数量。
[0006]为解决上述问题，本专利技术实施例提供一种半导体集成电路，经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线，参考数据线，所述参考数据线用于提供参考基准信号，还包括：本地读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二数据线之间传输数据；放大模块，用于接收所述第二数据线的数据信号以及所述参考基准信号，对所述第二数据线的数据信号进行放大，所述参考基准信号作为放大所述第二数据线的数据信号的参考基准。
[0007]另外，所述参考数据线具有固定电位。
[0008]另外，还包括：参考基准模块，响应于所述读写控制信号中的读取控制信号，向所述参考数据线输出所述参考基准信号，在读操作期间，所述参考基准模块具有放电特性，以使所述参考基准信号的电位逐渐降低。
[0009]另外，在所述读操作期间，所述第二数据线由第一电平降低为第二电平的过程中，所述本地读写转换模块具有第一放电速度；在所述读操作期间，所述参考基准模块具有第二放电速度，且所述第二放电速度小于所述第一放电速度。
[0010]另外，还包括：用于提供参考控制信号的参考控制线，且所述参考基准模块与所述参考控制线连接，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，向所述参考数据线输出所述参考基准信号。
[0011]另外，所述参考基准模块具有第一端口、第二端口、第三端口以及第四端口，所述第一端口接收所述读取控制信号，所述第二端口连接所述参考数据线，所述第三端口接地，
所述第四端口接收所述参考控制信号，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，使第二端口与所述第三端口之间放电，以使所述参考数据线的电位逐渐降低。
[0012]另外，所述参考基准模块包括：第一开关单元，所述第一开关单元与所述第一端口以及所述第三端口连接，所述第一开关单元具有第一节点，所述第一开关单元响应于所述读取控制信号以导通使所述第一节点与所述第三端口连接；第二开关单元，所述第二开关单元与所述第二端口以及所述第四端口连接，所述第二开关单元具有第二节点，所述第二节点与所述第一节点连接，所述第二开关单元响应于所述参考控制信号以导通使所述第二端口与所述第二节点连接。
[0013]另外，所述本地读写转换模块包括：本地读取单元，响应于所述读写控制信号中的读取控制信号，在读取操作期间，将所述第一数据线或者所述第一互补数据线的数据信号传输至所述第二数据线；所述本地读取单元包括至少2个本地晶体管，所述参考基准模块包括至少1个参考晶体管，且至少一个参考晶体管的导通能力小于所述本地晶体管的导通能力。
[0014]另外，每一所述参考晶体管的沟道宽度均小于所述本地晶体管的沟道宽度。
[0015]另外，所述至少2个本地晶体管包括：本地读取控制管，响应于所述读取控制信号导通，且所述本地读取控制管的一个端口接地；本地读取传输管，响应于所述第一互补数据线的数据信号导通，使所述第二数据线经由所述本地读取传输管以及所述本地读取控制管接地；所述至少1个参考晶体管包括：参考控制管，响应于所述读取控制信号导通，使所述参考数据线经由所述参考控制管接地，且所述参考控制管的沟道宽度小于所述本地读取控制管的沟道宽度。
[0016]另外，所述至少1个参考晶体管还包括：参考传输管，响应于所述参考控制信号导通，使所述参考数据线经由所述参考控制管以及所述参考传输管接地，且所述参考传输管的沟道宽度小于所述本地读取传输管的沟道宽度。
[0017]另外，所述参考控制管的沟道宽度小于或等于所述本地读取控制管的沟道宽度的2/3；所述参考传输管的沟道宽度小于或等于所述本地读取传输管的沟道宽度的2/3。
[0018]另外，所述参考控制管的沟道宽度为所述本地读取控制管的沟道宽度的1/2；所述参考传输管的沟道宽度为所述本地读取传输管的沟道宽度的1/2。
[0019]另外，所述放大模块包括差分放大器，所述差分放大器的第一输入端与所述第二数据线连接，所述差分放大器的第二输入端与所述参考数据线连接。
[0020]另外，还包括：本地放大模块，所述本地放大模块连接在所述第一数据线与所述第一互补数据线之间，用于对所述第一数据线的数据以及所述第一互补数据线的数据放大。
[0021]另外，所述本地放大模块包括：第一反相器，所述第一反相器的输入端与所述第一数据线电连接，所述第一反相器的输出端与所述第一互补数据线电连接；第二反相器，所述第二反相器的输入端与所述第一反相器的输出端以及所述第一互补数据线电连接，所述第二反相器的输出端与所述第一反相器的输入端以及所述第一数据线电连接。
[0022]相应的，本专利技术实施例还提供一种存储器，包括：交替排布的存储单元阵列以及感测放大器阵列，每一所述存储单元阵列与至少一所述感测放大器阵列连接构成存储阵列；上述的半导体集成电路，每一所述第一数据线以及所述第一互补数据线均与经由所述感测
放大器阵列与相应的所述存储单元阵列连接，利用所述本地读写转换模块对所述存储单元阵列进行读写操作。
[0023]另外，所述感测放大器阵列包括：位于奇数列的多个第一组感测放大器阵列以及位于偶数列的多个第二组感测放大器阵列；所述第二数据线包括：与所述第一组感测放大器阵列对应的第一组数据线，与所述第二组感测放大器阵列对应的第二组数据线，且所述第一组数据线与所述第一组感测放大器阵列连接的所述第一数据线以及所述第一互补数据线对应，所述第二组数据线与所述第二组感测放大器阵列连接的所述第一数据线以及所述第一互补数据线对应；所述参考数据线包括：用于提供第一参考基准信号的第一参考数据线以及用于提供第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成电路，其特征在于，包括：经由列选择模块与位线连接的第一数据线以及经由列选择模块与互补位线连接的第一互补数据线，第二数据线，参考数据线，所述参考数据线用于提供参考基准信号，还包括：本地读写转换模块，响应于读写控制信号，在读写操作期间，所述第一数据线与所述第二数据线之间传输数据，所述第一互补数据线与所述第二数据线之间传输数据；放大模块，用于接收所述第二数据线的数据信号以及所述参考基准信号，对所述第二数据线的数据信号进行放大，所述参考基准信号作为放大所述第二数据线的数据信号的参考基准。2.如权利要求1所述的半导体集成电路，其特征在于，所述参考数据线具有固定电位。3.如权利要求1所述的半导体集成电路，其特征在于，还包括：参考基准模块，响应于所述读写控制信号中的读取控制信号，向所述参考数据线输出所述参考基准信号，在读操作期间，所述参考基准模块具有放电特性，以使所述参考基准信号的电位逐渐降低。4.如权利要求3所述的半导体集成电路，其特征在于，在所述读操作期间，所述第二数据线由第一电平降低为第二电平的过程中，所述本地读写转换模块具有第一放电速度；在所述读操作期间，所述参考基准模块具有第二放电速度，且所述第二放电速度小于所述第一放电速度。5.如权利要求3或4所述的半导体集成电路，其特征在于，还包括：用于提供参考控制信号的参考控制线，且所述参考基准模块与所述参考控制线连接，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，向所述参考数据线输出所述参考基准信号。6.如权利要求5所述的半导体集成电路，其特征在于，所述参考基准模块具有第一端口、第二端口、第三端口以及第四端口，所述第一端口接收所述读取控制信号，所述第二端口连接所述参考数据线，所述第三端口接地，所述第四端口接收所述参考控制信号，所述参考基准模块响应于所述读取控制信号以及所述参考控制信号，使第二端口与所述第三端口之间放电，以使所述参考数据线的电位逐渐降低。7.如权利要求6所述的半导体集成电路，其特征在于，所述参考基准模块包括：第一开关单元，所述第一开关单元与所述第一端口以及所述第三端口连接，所述第一开关单元具有第一节点，所述第一开关单元响应于所述读取控制信号以导通使所述第一节点与所述第三端口连接；第二开关单元，所述第二开关单元与所述第二端口以及所述第四端口连接，所述第二开关单元具有第二节点，所述第二节点与所述第一节点连接，所述第二开关单元响应于所述参考控制信号以导通使所述第二端口与所述第二节点连接。8.如权利要求6所述的半导体集成电路，其特征在于，所述本地读写转换模块包括：本地读取单元，响应于所述读写控制信号中的读取控制信号，在读取操作期间，将所述第一数据线或者所述第一互补数据线的数据信号传输至所述第二数据线；所述本地读取单元包括至少2个本地晶体管，所述参考基准模块包括至少1个参考晶体管，且至少一个参考晶体管的导通能力小于所述本地晶体管的导通能力。9.如权利要求8所述的半导体集成电路，其特征在于，每一所述参考晶体管的沟道宽度均小于所述本地晶体管的沟道宽度。10.如权利要求8所述的半导体集成电路，其特征在于，所述至少2个本地晶体管包括：本地读取控制管，响应于所述读取控制信号导通，且所述本地读取控制管的一个端口接地；
本地读取传输管，响应于所述第一互补数据线的数据信号导通，使所述第二数据线经由所述本地读取传输管以及所述本地读取控制管接地；所述至少1个参考晶体管包括：参考控制管，响应于所述读取控制信号导通，使所述参考数据线经由所述参考控制管接地，且所述参考控制...

【专利技术属性】
技术研发人员：尚为兵，陈继兴，武贤君，
申请(专利权)人：长鑫存储技术上海有限公司，
类型：发明
国别省市：