驱动电路及其存储器制造技术

本申请提供一种驱动电路及其存储器，包括：驱动单元、预驱动模块和阻值选择电路。所述驱动单元的上拉电阻可调节；所述预驱动模块与M个所述驱动单元连接，通过驱动控制信号控制所述M个所述驱动单元的上拉电阻和上拉电阻的阻值，所述M为大于1的整数；所述阻值选择电路与所述预驱动模块连接，用于根据选择信号选择第一编码和第二编码之一输出作为目标编码，所述预驱动模块根据所述目标编码输出所述驱动控制信号。本申请的驱动电路及其存储器可以提高DRAM数据读写的速度、完整性和准确性。完整性和准确性。完整性和准确性。

【技术实现步骤摘要】
驱动电路及其存储器


[0001]本申请涉及半导体技术，尤其涉及一种驱动电路及其存储器。

技术介绍

[0002]在动态随机存储器(Dynamic Random Access Memory，简称DRAM)的使用中，数据读写的速度、完整性和准确性一直是评判DRAM性能的重要指标，而决定DRAM 数据读写的速度、完整性和准确性的一个很重要的因素，就是DRAM芯片中驱动电路的阻值。该DRAM芯片中的驱动电路和DRAM控制器芯片(DRAM Controller)电连接和进行信号交互，该驱动电路的输出阻抗可以影响该数据从DRAM芯片到DRAM 控制器芯片的信号的速度、完整性和准确性，该驱动电路的终端电阻可以影响从 DRAM控制器芯片传输到DRAM芯片的信号的速度、完整性和准确性。
[0003]当对DRAM芯片进行读取操作时，要求DRAM芯片中的驱动电路的输出阻抗与 DRAM控制器芯片的终端电阻匹配，当对DRAM芯片进行写入操作时，要求DRAM 控制器芯片中的输出阻抗与DRAM芯片中的终端电阻匹配。随着DRAM的工作频率越来越高，如何对DRAM的驱动电路的电阻进行调节，以提高DRAM芯片与DRAM 控制器芯片之间交互数据信号的速度、完整性和准确性，仍然是亟待解决的问题。

技术实现思路

[0004]本申请提供一种驱动电路及其存储器，用以提高DRAM芯片与DRAM控制器芯片之间交互数据信号的速度、完整性和准确性。
[0005]一种驱动电路，包括：
[0006]驱动单元，所述驱动单元的上拉电阻可调节；<br/>[0007]预驱动模块，与M个所述驱动单元连接，通过驱动控制信号控制所述M个所述驱动单元的上拉电阻和上拉电阻的阻值，所述M为大于1的整数；
[0008]阻值选择电路，与所述预驱动模块连接，用于根据选择信号选择第一编码和第二编码之一输出作为目标编码，所述预驱动模块根据所述目标编码输出所述驱动控制信号。
[0009]其中一个实施例中，当所述阻值选择电路输出第一编码时，每个所述驱动单元的上拉电阻小于第三电阻；当所述阻值选择电路输出第二编码时，每个所述驱动单元的上拉电阻大于第三电阻；所述第三电阻的阻值为预设电阻值。
[0010]其中一个实施例中，所述驱动单元包括第一上拉晶体管和第一下拉晶体管，所述M 个所述驱动单元的第一上拉晶体管的第一端均连接于电源端，所述M个所述驱动单元的第一上拉晶体管的第二端均连接于输入输出端，所述M个所述驱动单元的第一下拉晶体管的第一端均连接于所述输入输出端，所述M个所述驱动单元的第一下拉晶体管的第二端均连接于接地端。
[0011]其中一个实施例中，每个所述驱动单元的所述第一上拉晶体管由N个第一晶体管组成， N个所述第一晶体管的第一端均连接于所述电源端，N个所述第一晶体管的第二端均
连接于所述输入输出端；每个所述驱动单元的所述第一下拉晶体管由N个第二晶体管组成，N 个所述第二晶体管的第一端均连接于所述输入输出端，N个所述第二晶体管的第二端均连接于所述接地端；所述N为大于1的整数。
[0012]其中一个实施例中，所述驱动控制信号为M组，每组为N位，所述M组的驱动控制信号与所述M个的驱动单元一一对应，所述N位的驱动控制信号与所述N个的第一晶体管一一对应；每一位所述驱动控制信号连接于对应的第一晶体管的控制端。
[0013]其中一个实施例中，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。
[0014]其中一个实施例中，所述第一晶体管与所述第二晶体管均为N型晶体管。
[0015]其中一个实施例中，所述选择信号为读标志信号，当所述读标志信号为高电平时，所述目标编码为第一编码，当所述读标志信号为低电平时，所述目标编码为第二编码。
[0016]其中一个实施例中，所述阻值选择电路还包括校准电路，所述校准电路用于产生所述第一编码和所述第二编码。
[0017]其中一个实施例中，所述校准电路包括：
[0018]比较器，其第一输入端连接参考电压，其第二输入端连接校准端口；
[0019]计数器，与所述比较器的输出端连接，并输出所述第一编码或所述第二编码；
[0020]上拉模块，其第一端连接电源端，其第二端连接所述校准端口，其第三端连接所述计数器，所述上拉模块从所述电源端至所述校准端口的等效电阻值受控于所述计数器输出的所述第一编码或所述第二编码；
[0021]外部校准电阻，第一端连接所述校准端口，第二端连接接地端。
[0022]其中一个实施例中，所述上拉模块与所述驱动单元的上拉电阻具有相同的电路结构。
[0023]其中一个实施例中，所述参考电压为第一参考电压或第二参考电压，所述第一参考电压小于所述电源端的电压值的一半；所述第二参考电压大于所述电源端的电压值的一半。
[0024]其中一个实施例中，记电源端的电压值为VDDQ，记外部校准电阻的阻值为RZQ，所述第一参考电压等于VDDQ*(RZQ
‑
b)/(2*RZQ
‑
b)，所述第二参考电压等于VDDQ*(RZQ+a)/(2*RZQ+a)，其中a和b均为预设偏差值。
[0025]另一方面，本申请还提供一种存储器，包括：
[0026]如第一方面所述的驱动电路，所述选择信号来自于所述存储器内部的控制电路，所述驱动单元根据来自于所述控制电路的读使能信号选择接收所述存储器内部的预输出信号作为自身的输入信号，所述驱动单元根据来自于所述控制电路的写使能信号选择接收存储器外部的预输入信号作为自身的输入信号。
[0027]本申请提供的该驱动电路包括该驱动单元、该预驱动模块和该阻值选择电路。该阻值选择电路可以根据该选择信号选择第一编码或第二编码作为目标编码输出至该预驱动模块，由该预驱动模块根据该目标编码输出该驱动控制信号，该驱动控制信号控制该M个该驱动单元的上拉电阻和上拉电阻的阻值。当该DRAM处于写入数据状态时，该驱动单元的上拉电阻的电阻值在该预驱动模块的控制下增大至大于该第三电阻。当该DRAM处于读出数据状态时，该驱动单元的上拉电阻的电阻值在该预驱动模块的控制下减小值小于另一个第三电阻。因此，本申请提供的该驱动电路可以针对 DRAM的读写状态调节自身电阻值，使
DRAM控制器芯片与DRAM芯片之间进行数据读写时的阻抗匹配程度可以在规定允许的范围内进行灵活调节，以提高DRAM数据读写的速度、完整性和准确性。
附图说明
[0028]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
[0029]图1为本申请提供的DRAM读出数据的示意图。
[0030]图2为本申请提供的DRAM写入数据的示意图。
[0031]图3为本申请的一个实施例提供的驱动电路的示意图。
[0032]图4为本申请的一个实施例提供的驱动单元的结构示意图。
[0033]图5为本申请的一个实施例提供的校准电路的示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动电路，其特征在于，包括：驱动单元，所述驱动单元的上拉电阻可调节；预驱动模块，与M个所述驱动单元连接，通过驱动控制信号控制所述M个所述驱动单元的上拉电阻和上拉电阻的阻值，所述M为大于1的整数；阻值选择电路，与所述预驱动模块连接，用于根据选择信号选择第一编码和第二编码之一输出作为目标编码，所述预驱动模块根据所述目标编码输出所述驱动控制信号。2.根据权利要求1所述的驱动电路，其特征在于，当所述阻值选择电路输出第一编码时，每个所述驱动单元的上拉电阻小于第三电阻；当所述阻值选择电路输出第二编码时，每个所述驱动单元的上拉电阻大于第三电阻；所述第三电阻的阻值为预设电阻值。3.根据权利要求1所述的驱动电路，其特征在于，所述驱动单元包括第一上拉晶体管和第一下拉晶体管，所述M个所述驱动单元的第一上拉晶体管的第一端均连接于电源端，所述M个所述驱动单元的第一上拉晶体管的第二端均连接于输入输出端，所述M个所述驱动单元的第一下拉晶体管的第一端均连接于所述输入输出端，所述M个所述驱动单元的第一下拉晶体管的第二端均连接于接地端。4.根据权利要求3所述的驱动电路，其特征在于，每个所述驱动单元的所述第一上拉晶体管由N个第一晶体管组成，N个所述第一晶体管的第一端均连接于所述电源端，N个所述第一晶体管的第二端均连接于所述输入输出端；每个所述驱动单元的所述第一下拉晶体管由N个第二晶体管组成，N个所述第二晶体管的第一端均连接于所述输入输出端，N个所述第二晶体管的第二端均连接于所述接地端；所述N为大于1的整数。5.根据权利要求4所述的驱动电路，其特征在于，所述驱动控制信号为M组，每组为N位，所述M组的驱动控制信号与所述M个的驱动单元一一对应，所述N位的驱动控制信号与所述N个的第一晶体管一一对应；每一位所述驱动控制信号连接于对应的第一晶体管的控制端。6.根据权利要求5所述的驱动电路，其特征在于，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。7.根据权利要求5所述的驱动电路，其特征在于，所述第一晶体管与所述第...

【专利技术属性】
技术研发人员：龚园媛，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：