数据传输电路和存储器制造技术

本发明专利技术涉及一种数据传输电路和存储器，数据传输电路包括：正常读取模块，与正常存储阵列连接，用于从所述正常存储阵列中读取数据并输出；冗余读取模块，与冗余存储阵列连接，用于从所述冗余存储阵列中读取数据并输出；检错运算模块，分别与所述正常读取模块和所述冗余读取模块连接，用于同步接收所述正常读取模块和所述冗余读取模块输出的读取数据，并对所述读取数据进行检错运算。在本申请实施例中，正常读取模块和冗余读取模块并行向检错运算模块发送读取到的数据，即不论正常存储阵列是否发生损坏，都无需先执行查询损坏的正常存储阵列的地址的步骤，简化了数据读取的串行步骤，从而实现了一种读取速度更快的数据传输电路。而实现了一种读取速度更快的数据传输电路。而实现了一种读取速度更快的数据传输电路。

【技术实现步骤摘要】
数据传输电路和存储器


[0001]本专利技术涉及半导体集成电路
，特别是涉及一种数据传输电路和存储器。

技术介绍

[0002]半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)以其快速的存储速度和高集成度被广泛应用于各个领域。
[0003]为了获得更高的灵活性和可靠性，通常会在动态随机存储器中设置一定数量的冗余存储阵列，以在正常存储阵列发生损坏时作为替代。但是，目前的数据传输电路在对冗余存储阵列进行读取时的处理时间较长，因此大大降低了动态随机存储器的处理速度。

技术实现思路

[0004]基于此，有必要针对数据传输电路在对冗余存储阵列进行读写时操作时间较长的问题，提供一种数据传输电路和存储器。
[0005]一种数据传输电路，所述数据传输电路包括：
[0006]正常读取模块，与正常存储阵列连接，用于从所述正常存储阵列中读取数据并输出；
[0007]冗余读取模块，与冗余存储阵列连接，用于从所述冗余存储阵列中读取数据并输出；
[0008]检错运算模块，分别与所述正常读取模块和所述冗余读取模块连接，用于同步接收所述正常读取模块和所述冗余读取模块输出的读取数据，并对所述读取数据进行检错运算。
[0009]在其中一个实施例中，所述正常存储阵列包括标志位存储阵列和多个数据位存储阵列，所述正常读取模块包括：
[0010]多个数据位读取单元，所述数据位读取单元与所述数据位存储阵列一一对应连接，用于从对应的所述数据位存储阵列中读取数据信息；
[0011]标志位读取单元，与所述标志位存储阵列连接，用于从标志位存储阵列中读取标志信息。
[0012]在其中一个实施例中，还包括：
[0013]多个逻辑运算单元，所述逻辑运算单元的一个输入端对应与所述数据位读取单元、所述标志位读取单元和所述冗余读取模块中的一个连接，所述逻辑运算单元的另一个输入端与使能信号连接，所述逻辑运算单元的输出端与所述检错运算模块连接，所述逻辑运算单元用于对两个输入端输入的数据进行预设运算，并将运算结果发送至所述检错运算模块。
[0014]在其中一个实施例中，所述逻辑运算单元为逻辑与单元，所述逻辑与单元的一个输入端对应与所述数据位读取单元、所述标志位读取单元和所述冗余读取模块中的一个连
接，所述逻辑与单元的另一个输入端与所述使能信号连接，所述逻辑与单元的输出端与所述检错运算模块连接，所述逻辑运算单元用于对两个输入端输入的数据进行逻辑与运算，并将运算结果发送至所述检错运算模块。
[0015]在其中一个实施例中，还包括：
[0016]使能控制模块，分别与多个所述逻辑与单元连接，所述使能控制模块用于生成冗余读使能信号和多个数据位读使能信号，所述数据位读使能信号与所述数据位读取单元一一对应，所述冗余读使能信号与所述冗余读取模块对应，所述使能控制模块还用于将所述冗余读使能信号和所述数据位读使能信号分别一一对应发送至所述逻辑与单元；
[0017]其中，当所述冗余读使能信号有效时，多个所述数据位读使能信号中的一个无效；当所述冗余读使能信号无效时，多个所述数据位读使能信号均有效。
[0018]在其中一个实施例中，所述检错运算模块用于输出多个检错信息，所述检错信息与所述数据位读取单元一一对应，所述数据传输电路还包括：
[0019]正常纠错单元，与所述数据位读取单元一一对应连接，还与所述检错运算模块连接，所述正常纠错单元用于接收所述检错信息，并根据所述检错信息更新对应的所述数据位读取单元输出的数据信息；
[0020]冗余数据总线，与所述冗余读取模块连接，用于接收所述冗余读取模块输出的数据；
[0021]多个第一多路选择器，所述第一多路选择器与所述正常纠错单元一一对应，所述第一多路选择器的一个输入端与对应的所述正常纠错单元连接，所述第一多路选择的另一个输入端与所述冗余数据总线连接，所述第一多路选择器用于接收数据位读使能信号，并在所述数据位读使能信号的控制下选择输出任一所述输入端输入的数据。
[0022]在其中一个实施例中，所述正常纠错单元用于当所述检错信息无效时，将所述数据位读取单元输出的数据信息发送至所述第一多路选择器。
[0023]在其中一个实施例中，所述正常纠错单元用于当所述检错信息有效时，根据所述检错信息对所述数据位读取单元输出的数据信息进行纠错，以更新所述数据信息，并将更新后的所述数据信息发送至所述第一多路选择器。
[0024]在其中一个实施例中，所述正常纠错单元还用于当所述检错信息有效时，将更新后的所述数据信息发送至对应的所述数据位存储阵列，以更新所述正常存储阵列中存储的数据信息。
[0025]在其中一个实施例中，所述冗余读取模块用于当所述冗余读使能信号有效时，发送所述冗余读取模块读取的数据至所述冗余数据总线；
[0026]所述第一多路选择器用于当所述数据位读使能信号无效时，选择输出冗余数据总线上的数据。
[0027]在其中一个实施例中，所述检错运算模块还用于输出与所述冗余读取模块对应的检错信息，所述数据传输电路还包括：
[0028]冗余纠错单元，所述冗余纠错单元分别与所述冗余读取模块、所述检错运算模块和所述冗余数据总线连接，所述冗余纠错单元用于当所述检错信息有效且所述冗余读使能信号有效时，根据所述检错信息更新所述冗余读取模块输出的数据，并将更新后的数据发送至所述冗余数据总线。
[0029]在其中一个实施例中，还包括：
[0030]多个数据位写入单元，与多个所述数据位存储阵列一一对应连接，还与所冗余数据总线连接，用于向所述数据位存储阵列或所述冗余数据总线发送数据信息；
[0031]标志位写入单元，分别与所述标志位存储阵列和所述冗余数据总线连接，用于向所述标志位存储阵列或所述冗余数据总线发送标志信息；
[0032]冗余写入模块，分别与所述冗余存储阵列和所述冗余数据总线连接，用于将所述冗余数据总线上的数据写入所述冗余存储阵列中。
[0033]在其中一个实施例中，还包括：
[0034]标志位编码模块，分别与所述数据位写入单元、所述标志位写入单元连接，用于接收所述数据位写入单元输出的所述数据信息，对所述数据进行编码以生成所述标志信息，并将所述标志信息发送至所述标志位写入单元。
[0035]一种存储器，包括：
[0036]多个正常存储阵列；
[0037]冗余存储阵列；
[0038]多个数据引脚区，所述数据引脚区与所述正常存储阵列一一对应；
[0039]如上述的数据传输电路，所述数据传输电路分别与所述冗余存储阵列、所述正常存储阵列和所述数据引脚区连接。
[0040]上述数据传输电路包括：正常读取模块，与正常存储阵列连接，用于从所述正常存储阵列中读取数据并输出；冗余读取模块，与冗余存储阵列连接，用于从所述冗余存储阵列中读取数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据传输电路，其特征在于，所述数据传输电路包括：正常读取模块，与正常存储阵列连接，用于从所述正常存储阵列中读取数据并输出；冗余读取模块，与冗余存储阵列连接，用于从所述冗余存储阵列中读取数据并输出；检错运算模块，分别与所述正常读取模块和所述冗余读取模块连接，用于同步接收所述正常读取模块和所述冗余读取模块输出的读取数据，并对所述读取数据进行检错运算。2.根据权利要求1所述的数据传输电路，其特征在于，所述正常存储阵列包括标志位存储阵列和多个数据位存储阵列，所述正常读取模块包括：多个数据位读取单元，所述数据位读取单元与所述数据位存储阵列一一对应连接，用于从对应的所述数据位存储阵列中读取数据信息；标志位读取单元，与所述标志位存储阵列连接，用于从标志位存储阵列中读取标志信息。3.根据权利要求2所述的数据传输电路，其特征在于，还包括：多个逻辑运算单元，所述逻辑运算单元的一个输入端对应与所述数据位读取单元、所述标志位读取单元和所述冗余读取模块中的一个连接，所述逻辑运算单元的另一个输入端与使能信号连接，所述逻辑运算单元的输出端与所述检错运算模块连接，所述逻辑运算单元用于对两个输入端输入的数据进行预设运算，并将运算结果发送至所述检错运算模块。4.根据权利要求3所述的数据传输电路，其特征在于，所述逻辑运算单元为逻辑与单元，所述逻辑与单元的一个输入端对应与所述数据位读取单元、所述标志位读取单元和所述冗余读取模块中的一个连接，所述逻辑与单元的另一个输入端与所述使能信号连接，所述逻辑与单元的输出端与所述检错运算模块连接，所述逻辑运算单元用于对两个输入端输入的数据进行逻辑与运算，并将运算结果发送至所述检错运算模块。5.根据权利要求3所述的数据传输电路，其特征在于，还包括：使能控制模块，分别与多个所述逻辑与单元连接，所述使能控制模块用于生成冗余读使能信号和多个数据位读使能信号，所述数据位读使能信号与所述数据位读取单元一一对应，所述冗余读使能信号与所述冗余读取模块对应，所述使能控制模块还用于将所述冗余读使能信号和所述数据位读使能信号分别一一对应发送至所述逻辑与单元；其中，当所述冗余读使能信号有效时，多个所述数据位读使能信号中的一个无效；当所述冗余读使能信号无效时，多个所述数据位读使能信号均有效。6.根据权利要求5所述的数据传输电路，其特征在于，所述检错运算模块用于输出多个检错信息，所述检错信息与所述数据位读取单元一一对应，所述数据传输电路还包括：正常纠错单元，与所述数据位读取单元一一对应连接，还与所述检错运算模块连接，所述正常纠错单元用于接收所述检错信息，并根据所述检错信息更新对应的所述数据位读取单元输出的数据信息；冗余数据总线，与所述冗余读取模块连接，用于接收所述冗余读取模块输出的数据；多个第一多路选择器，所述第一多路选择器与所述正常纠错单元一一对...

【专利技术属性】
技术研发人员：冀康灵，李红文，
申请(专利权)人：长鑫存储技术上海有限公司，
类型：发明
国别省市：