传输电路、接口电路以及存储器制造技术

本发明专利技术实施例提供一种传输电路、接口电路以及存储器，传输电路包括：上层时钟焊盘，用于传输时钟信号；M个上层数据焊盘，用于传输数据信号；下层时钟焊盘，与上层时钟焊盘电连接，且下层时钟焊盘的面积小于上层时钟焊盘的面积；M个下层数据焊盘，与M个上层数据焊盘一一对应的电连接，且下层数据焊盘的面积小于上层数据焊盘的面积；上层时钟焊盘与上层数据焊盘位于第一层，下层时钟焊盘与下层数据焊盘位于第二层，在第一层和第二层之间包括介质层，第一层、介质层、第二层均位于同一衬底上。本发明专利技术实施例有利于缩短各输入缓冲电路对应的时钟路径长度，减少时序违例，改善各输入缓冲电路对应的时钟路径与输入数据路径的匹配度。的时钟路径与输入数据路径的匹配度。的时钟路径与输入数据路径的匹配度。

【技术实现步骤摘要】
传输电路、接口电路以及存储器


[0001]本专利技术实施例涉及半导体
，特别涉及一种传输电路、接口电路以及存储器。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
[0003]DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power Double Data Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。
[0004]然而，目前的DRAM性能仍有待提高。

技术实现思路

[0005]本专利技术实施例解决的技术问题为提供一种传输电路、接口电路以及促成年期，通过设置下层时钟焊盘以及下层数据焊盘实现集中化处理，以实现关键时钟的优化，从而提高时钟性能和减小功率损耗。
[0006]为解决上述问题，本专利技术实施例提供一种传输电路，包括：上层时钟焊盘，用于传输时钟信号；M个上层数据焊盘，用于传输数据信号；下层时钟焊盘，与所述上层时钟焊盘电连接，且所述下层时钟焊盘的面积小于所述上层时钟焊盘的面积；M个下层数据焊盘，与所述M个上层数据焊盘一一对应的电连接，且所述下层数据焊盘的面积小于所述上层数据焊盘的面积；其中，所述上层时钟焊盘与所述上层数据焊盘位于第一层，所述下层时钟焊盘与所述下层数据焊盘位于第二层，在所述第一层和所述第二层之间包括介质层，所述第一层、所述介质层、所述第二层均位于同一衬底上，所述M为大于等于2的整数。
[0007]另外，还包括：第一金属连线，所述第一金属连线位于所述下层时钟焊盘与所述上层时钟焊盘之间；第二金属连线，所述第二金属连线位于任一所述下层数据焊盘与所述下层数据焊盘对应的所述上层数据焊盘之间，所述第一金属连线的长度小于所述第二金属连线的长度。
[0008]另外，所述第一金属连线包括：第一导电孔，所述第一导电孔贯穿所述介质层且与所述下层时钟焊盘相接触；第一金属层，所述第一金属层位于所述介质层远离所述第一层的一侧，且与所述第一导电孔以及所述上层时钟焊盘相接触；所述第二金属连线包括：第二导电孔，所述第二导电孔贯穿所述介质层且与所述下层数据焊盘相接触；第二金属层，所述第二金属层位于所述介质层远离所述第一层的一侧，且与所述第二导电孔以及所述上层数
据焊盘相接触；其中，所述第一导电孔的长度与所述第二导电孔的长度相同，所述第一金属层的长度小于所述第二金属层的长度。
[0009]另外，所述第一金属连线包括：第一导电插塞，所述第一导电插塞贯穿所述介质层且与所述下层时钟焊盘以及所述上层时钟焊盘相接触；所述第二金属连线包括：第二导电插塞，所述第二导电插塞贯穿所述介质层且与所述下层数据焊盘以及所述上层数据焊盘相接触，且所述第一导电插塞的长度小于所述第二导电插塞的长度。
[0010]另外，所述下层时钟焊盘和所述下层数据焊盘的面积相同。
[0011]另外，还包括：多个下层测试焊盘，所述多个下层测试焊盘具有相同的面积，且所述下层测试焊盘的面积大于所述下层数据焊盘的面积。
[0012]另外，所述上层时钟焊盘和所述M个上层数据焊盘布置于第一行，且所述M个上层数据焊盘布置于所述上层时钟焊盘的两侧，每一侧布置所述M个上层数据焊盘的一半。
[0013]另外，所述下层时钟焊盘和所述M个下层数据焊盘布置于第二行，且所述M个下层数据焊盘布置于所述下层时钟焊盘的两侧，每一侧布置所述M个下层数据焊盘的一半。
[0014]相应的，本专利技术实施例还提供一种接口电路，包括上述的传输电路；M个输入缓冲电路，与所述下层数据焊盘一一对应，每一个所述输入缓冲电路在所述时钟信号的驱动下，接收与所述输入缓冲电路对应的所述下层数据焊盘传输的所述数据信号；其中，所述下层时钟焊盘与所述下层数据焊盘布置于第一排，且所述M个下层数据焊盘布置于所述下层时钟焊盘的两侧，每一侧布置所述M个下层数据焊盘的一半，所述M个输入缓冲电路布置于第二排，以所述下层数据焊盘为基准，形成垂直于所述第一排的轴线，所述M个输入缓冲电路布置于所述轴线的两侧，每一侧布置所述M个输入缓冲电路的一半，每一个所述输入缓冲电路与所述轴线的距离小于所述输入缓冲电路对应的所述下层数据焊盘与所述轴线的距离。
[0015]另外，每一个所述输入缓冲电路到所述输入缓冲电路对应的所述上层数据焊盘之间的输入数据路径长度为第一长度，每一个所述输入缓冲电路与所述上层时钟焊盘之间的时钟路径长度为第二长度，所述第一长度与所述第二长度成正相关。
[0016]另外，所述下层时钟焊盘为差分输入焊盘，包括第一下层时钟焊盘和第二下层时钟焊盘，所述第一下层时钟焊盘与所述第二下层时钟焊盘分别传输互补的所述时钟信号。
[0017]另外，所述第一下层时钟焊盘与所述第二下层时钟焊盘相对于所述轴线对称布置。
[0018]另外，还包括：时钟处理电路，与所述下层时钟焊盘和所述M个输入缓冲电路均电连接，用于接收所述时钟信号，并将所述时钟信号进行处理后作为所述M个输入缓冲电路的驱动时钟。
[0019]另外，所述时钟处理电路包括时钟接收电路和相位产生电路，所述时钟接收电路与所述下层时钟焊盘电连接，用于接收所述时钟信号，所述时钟接收电路的输出作为所述相位产生电路的输入，所述相位产生电路用于产生所述驱动时钟。
[0020]另外，还包括：上层标志焊盘，用于传输标志信号，所述上层标志焊盘位于所述第一层；下层标志焊盘，与所述上层标志焊盘电连接，所述下层标志焊盘位于所述第二层，且所述下层标志焊盘的面积小于所述上层标志焊盘的面积；标志缓冲电路，与所述下层标志焊盘对应，用于在所述时钟信号的驱动下，接收所述上层标志焊盘传输的所述标志信号。
[0021]另外，所述下层标志焊盘布置于所述第一排，且位于所述下层数据焊盘与所述下
层时钟焊盘之间；所述标志缓冲电路布置于所述第二排，且与所述下层标志焊盘位于所述轴线的同一侧，且位于所述输入缓冲电路与所述轴线之间；所述标志缓冲电路与所述轴线的距离小于所述标志缓冲电路对应的所述下层标志焊盘与所述轴线的距离。
[0022]另外，还包括：M个输出缓冲电路，与所述下层数据焊盘一一对应，每一个所述输出缓冲电路在所述时钟信号的驱动下，将所述数据信号发送至对应的下层数据焊盘。
[0023]另外，每一个所述输出缓冲电路到所述输出缓冲电路对应的所述下层数据焊盘之间的输出数据路径长度相同。
[0024]另外，所述输入缓冲电路包括多路选择器和锁本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种传输电路，其特征在于，包括：上层时钟焊盘，用于传输时钟信号；M个上层数据焊盘，用于传输数据信号；下层时钟焊盘，与所述上层时钟焊盘电连接，且所述下层时钟焊盘的面积小于所述上层时钟焊盘的面积；M个下层数据焊盘，与所述M个上层数据焊盘一一对应的电连接，且所述下层数据焊盘的面积小于所述上层数据焊盘的面积；其中，所述上层时钟焊盘与所述上层数据焊盘位于第一层，所述下层时钟焊盘与所述下层数据焊盘位于第二层，在所述第一层和所述第二层之间包括介质层，所述第一层、所述介质层、所述第二层均位于同一衬底上，所述M为大于等于2的整数。2.如权利要求1所述的传输电路，其特征在于，还包括：第一金属连线，所述第一金属连线位于所述下层时钟焊盘与所述上层时钟焊盘之间；第二金属连线，所述第二金属连线位于任一所述下层数据焊盘与所述下层数据焊盘对应的所述上层数据焊盘之间，所述第一金属连线的长度小于所述第二金属连线的长度。3.如权利要求2所述的传输电路，其特征在于，所述第一金属连线包括：第一导电孔，所述第一导电孔贯穿所述介质层且与所述下层时钟焊盘相接触；第一金属层，所述第一金属层位于所述介质层远离所述第一层的一侧，且与所述第一导电孔以及所述上层时钟焊盘相接触；所述第二金属连线包括：第二导电孔，所述第二导电孔贯穿所述介质层且与所述下层数据焊盘相接触；第二金属层，所述第二金属层位于所述介质层远离所述第一层的一侧，且与所述第二导电孔以及所述上层数据焊盘相接触；其中，所述第一导电孔的长度与所述第二导电孔的长度相同，所述第一金属层的长度小于所述第二金属层的长度。4.如权利要求2所述的传输电路，其特征在于，所述第一金属连线包括：第一导电插塞，所述第一导电插塞贯穿所述介质层且与所述下层时钟焊盘以及所述上层时钟焊盘相接触；所述第二金属连线包括：第二导电插塞，所述第二导电插塞贯穿所述介质层且与所述下层数据焊盘以及所述上层数据焊盘相接触，且所述第一导电插塞的长度小于所述第二导电插塞的长度。5.如权利要求1所述的传输电路，其特征在于，所述下层时钟焊盘和所述下层数据焊盘的面积相同。6.如权利要求1所述的传输电路，其特征在于，还包括：多个下层测试焊盘，所述多个下层测试焊盘具有相同的面积，且所述下层测试焊盘的面积大于所述下层数据焊盘的面积。7.如权利要求1所述的传输电路，其特征在于，所述上层时钟焊盘和所述M个上层数据焊盘布置于第一行，且所述M个上层数据焊盘布置于所述上层时钟焊盘的两侧，每一侧布置所述M个上层数据焊盘的一半。8.如权利要求7所述的传输电路，其特征在于，所述下层时钟焊盘和所述M个下层数据焊盘布置于第二行，且所述M个下层数据焊盘布置于所述下层时钟焊盘的两侧，每一侧布置所述M个下层数据焊盘的一半。9.一种接口电路，其特征在于，包括：权利要求1至6任一所述的传输电路；M个输入缓冲电路，与所述下层数据焊盘一一对应，每一个所述输入缓冲电路在所述时
钟信号的驱动下，接收与所述输入缓冲电路对应的所述下层数据焊盘传输的所述数据信号；其中，所述下层时钟焊盘与所述下层数据焊盘布置于第一排，且所述M...

【专利技术属性】
技术研发人员：林峰，
申请(专利权)人：长鑫存储技术上海有限公司，
类型：发明
国别省市：