占空比校正器制造技术

一种占空比校正器。上述占空比校正器包括第一脉冲吞咽器、第二脉冲吞咽器以及判决与保持电路。上述第一脉冲吞咽器根据具有第一占空比的第一输入时钟，提供具有第二占空比的第一时钟信号。上述第二脉冲吞咽器根据具有上述第一占空比的第二输入时钟，提供具有上述第二占空比的第二时钟信号。上述判决与保持电路根据上述第一时钟信号以及上述第二时钟信号，提供具有50％的占空比的输出时钟。上述第一输入时钟与上述第二输入时钟的相位差为180度，以及上述第二占空比小于上述第一占空比。

【技术实现步骤摘要】

本专利技术有关于一种占空比校正器，且特别有关于产生50％的占空比的占空比校正器。
技术介绍
近年来对于消费性电子产品的效能要求越来越高，例如移动电话与平板电脑。为了能够执行适当的操作，对于增加时钟速度与准确的信号时序的需求也逐渐上升。在不同电子产品中，具有50％的占空比(DutyCycle)的时钟信号是非常重要的，例如：应用在双倍数据速率(DoubleDataRate，DDR)或是通信应用领域的电子产品。通过使用稳定占空比的时钟信号，可避免信号抖动(jitter)并得到较佳的眼图(eyediagram)。
技术实现思路
本专利技术提供一种占空比校正器。上述占空比校正器包括第一脉冲吞咽器(swallow)、第二脉冲吞咽器以及判决与保持电路。上述第一脉冲吞咽器根据具有第一占空比的第一输入时钟，提供具有第二占空比的第一时钟信号。上述第二脉冲吞咽器根据具有上述第一占空比的第二输入时钟，提供具有上述第二占空比的第二时钟信号。上述判决与保持电路根据上述第一时钟信号以及上述第二时钟信号，提供具有50％的占空比的输出时钟。上述第一输入时钟与上述第二输入时钟的相位差为180度，以及上述第二占空比小于上述第一占空比。再者，本专利技术提供另一种占空比校正器。上述占空比校正器包括判决与保持电路。上述判决与保持电路根据第一时钟信号以及第二时钟信号，提供具有50％的占空比的输出时钟。上述第一时钟信号与上述第二时钟信号的相位差为180度。上述判决与保持电路包括第一单端至差分转换器、第二单端至差分转换器、第一传输门以及第二传输门。上述第一单端至差分转换器用以将上述第一时钟信号转换成第一差分时钟信号以及第二差分时钟信号。上述第二单端至差分转换器用以将上述第二时钟信号转换成第三差分时钟信号以及第四差分时钟信号。上述第一传输门耦接于电源以及输出端之间，其中上述第一传输门由上述第一差分时钟信号以及上述第二差分时钟信号所控制。上述第二传输门耦接于接地端以及上述输出端之间，其中上述第二传输门由上述第三差分时钟信号以及上述第四差分时钟信号所控制。上述判决与保持电路经由上述输出端而提供上述输出时钟。上述第一传输门以及上述第二传输门不会同时导通。附图说明图1是显示根据本专利技术一实施例所述的电子装置；图2是显示图1的占空比校正器的示范电路图；图3是显示图2中占空比校正器的信号波形图；图4是显示根据本专利技术另一实施例所述的电子装置；图5是显示图4的占空比校正器的示范电路图；以及图6是显示图5中占空比校正器的信号波形图。具体实施方式为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图详细说明如下：图1是显示根据本专利技术一实施例所述的电子装置100。电子装置100包括锁相环电路(phaselockloop，PLL)110以及占空比校正器(dutycyclecorrector，DCC)120。锁相环电路110可提供输入时钟CLK0以及输入时钟CLK180至占空比校正器120。在此实施例中，输入时钟CLK0以及输入时钟CLK180具有相同的频率F，即相同的周期T以及相同的占空比。此外，输入时钟CLK0以及输入时钟CLK180的相位差为180度。换言之，输入时钟CLK0的上升沿(risingedge)与输入时钟CLK180的上升沿相差了半个周期(即T/2)。占空比校正器120包括决定与保持(decisionandhold)电路130。判决与保持电路130可根据输入时钟CLK0与CLK180而提供具有50％的占空比的输出时钟CLKOUT，以供电子装置100内的其他电路使用。在部分实施例中，锁相环电路110以及占空比校正器120设置在同一集成电路中。图2是显示图1的占空比校正器120的示范电路图。图3是显示图2中占空比校正器120的信号波形图。同时参考图2与图3，判决与保持电路130包括单端至差分(singletodifferential，S2D)转换器210与220以及传输门(transmissiongate)230与240。单端至差分转换器210可将输入时钟CLK0转换成差分时钟信号CLK0X与CLK0B。此外，单端至差分转换器220可将输入时钟CLK180转换成差分时钟信号CLK180X与CLK180B。如图3所显示，输入时钟CLK0的上升沿与输入时钟CLK180的上升沿相差了半个周期(即T/2)。再者，相较于输入时钟CLK0，时钟信号CLK0X的上升沿以及时钟信号CLK0B的下降缘(fallingedge)都延迟了时间D1。相似地，相较于输入时钟CLK180，时钟信号CLK180X的上升沿以及时钟信号CLK180B的下降缘也延迟了时间D1。传输门230是耦接于电源VDD以及输出端250之间，且包括以并联方式连接的PMOS晶体管P1以及NMOS晶体管N1。PMOS晶体管P1由差分时钟信号CLK0B所控制，而NMOS晶体管N1由差分时钟信号CLK0X所控制。当传输门230导通时，输出端250会经由传输门230耦接于电源VDD，于是输出端250上的输出时钟CLKOUT会维持在电源VDD的电压值(即高逻辑电平)。传输门240耦接于接地端GND以及输出端250之间，且包括以并联方式连接的PMOS晶体管P2以及NMOS晶体管N2。PMOS晶体管P2由差分时钟信号CLK180B所控制，而NMOS晶体管N2由差分时钟信号CLK180X所控制。当传输门240导通时，输出端250会经由传输门240耦接于接地端GND，于是输出端250上的输出时钟CLKOUT会维持在接地端GND的电压值(即低逻辑电平)。因此，当传输门230导通时，判决与保持电路120操作在第一决定阶段PD1。接着，当传输门230从导通状态切换成不导通状态且传输门240尚未导通时，判决与保持电路120操作在第一保持阶段PH1。接着，当传输门240导通时，判决与保持电路120操作在第二决定阶段PD2。接着，当传输门240从导通状态切换成不导通状态且传输门230尚未导通时，判决与保持电路120操作在第二保持阶段PH2。值得注意的是，第一决定阶段PD1加上第一保持阶段PH1的时间周期是相同于第二决定阶段PD2加上第二保持阶段PH2的时间周期，即PD1+PH1＝PD2+PH2＝T/2。此外，来自图1的锁相环电路110的输入时钟CLK0与CLK180的占空比是小于50％。于是，可确保判决与保持电路120的传输门230与240不会同时导通，以避免耗电并造成输出时钟CLKOUT的占空比不正确。图4是显示根据本专利技术另一实施例所述的电子装置400。电子装置400包括锁相环电路410以及占空比校正器420。锁相环电路410可提供输入时钟CLK0以及输入时钟CLK180至占空比校正器420。在此实施例中，输入时钟CLK0以及输入时钟CLK180具有相同的频率F(即相同的周期T)以及占空比。此外，输入时钟CLK0以及输入时钟CLK180的相位差为180度。占空比校正器420包括判决与保持电路430以及脉冲吞咽器(pulseswallow)440与450。脉冲吞咽器440可根据输入时钟CLK0而提供时钟信号CLK_SWA0，其中时钟信号CLK_SWA0的占空比是小于输入时钟CLK0的占空比。此外，脉冲吞咽器4本文档来自技高网...

【技术保护点】
一种占空比校正器，包括：第一脉冲吞咽器，根据具有第一占空比的第一输入时钟，提供具有第二占空比的第一时钟信号；第二脉冲吞咽器，根据具有上述第一占空比的第二输入时钟，提供具有上述第二占空比的第二时钟信号；以及判决与保持电路，根据上述第一时钟信号以及上述第二时钟信号，提供具有50％的占空比的输出时钟，其中上述第一输入时钟与上述第二输入时钟的相位差为180度，以及上述第二占空比小于上述第一占空比。

【技术特征摘要】
1.一种占空比校正器，包括：第一脉冲吞咽器，根据具有第一占空比的第一输入时钟，提供具有第二占空比的第一时钟信号；第二脉冲吞咽器，根据具有上述第一占空比的第二输入时钟，提供具有上述第二占空比的第二时钟信号；以及判决与保持电路，根据上述第一时钟信号以及上述第二时钟信号，提供具有50％的占空比的输出时钟，其中上述第一输入时钟与上述第二输入时钟的相位差为180度，以及上述第二占空比小于上述第一占空比。2.如权利要求1所述的占空比校正器，其中上述第一输入时钟与上述第二输入时钟由锁相环电路所提供。3.如权利要求1所述的占空比校正器，其中上述第一脉冲吞咽器包括：第一反相器串，包括以串联方式连接的多个反相器，用以根据上述第一输入时钟而提供第一延迟时钟；以及第一逻辑单元，根据上述第一输入时钟以及上述第一延迟时钟，提供上述第一时钟信号，其中上述第二脉冲吞咽器包括：第二反相器串，包括以串联方式连接的多个反相器，用以根据上述第二输入时钟而提供第二延迟时钟；以及第二逻辑单元，根据上述第二输入时钟以及上述第二延迟时钟，提供上述第二时钟信号。4.如权利要求3所述的占空比校正器，其中上述第一反相器串的上述反相器的数量是相同于上述第二反相器串的上述反相器的数量。5.如权利要求3所述的占空比校正器，其中上述第一逻辑单元以及上述第二逻辑单元分别包括与门。6.如权利要求1所述的占空比校正器，其中上述判决与保持电路包括：第一单端至差分转换器，用以将上述第一时钟信号转换成第一差分时钟信号以及第二差分时钟信号；第二单端至差分转换器，用以将上述第二时钟信号转换成第三差分时钟信号以及第四差分时钟信号；第一传输门，耦接于电源以及输出端之间，其中上述第一传输门由上述第一差分时钟信号以及上述第二差分时钟信号所控制；以及第二传输门，耦接于接地端以及上述输出端之间，其中上述第二传输门由上述第三差分时钟信号以及上述第四差分时钟信号所控制，其中上述判决与保持电路经由上述输出端而提供上述输出时钟，其中上述第一传输门以及上述第二传输门不会同时导通。7.如权利要求6所述的占空比校正器，其中上述第一传输门包括：第一P型晶体管，耦接于上述电源以及上述输出端之间，具有控制端用以接收上述第一和第二差分时钟信号中的一个；以及第一N型晶体管，耦接于上述电源以及上述输出端之间，具有控制端用以接收上述第一和第二差分时钟信号中的另一个，其中上述第二传输门包括：第二P型晶体管，耦接于上述接地端以及上述输出端之间，具有控制端用以接收上述第三和第四差分时钟信号中的一个；以及第二N型晶体管，耦接于上述接地端以及上述输出端之间，具有控制端用以接收上述第三和第四差分时钟信号中的另一个。8.一种占空比校正器，包括：判决与保持电路，根据第一时...

【专利技术属性】
技术研发人员：刘惩，
申请(专利权)人：北京兆芯电子科技有限公司，
类型：发明
国别省市：北京;11