高速比较器系统技术方案

一种高速比较器系统，包括一比较器主体。比较器主体包括：电压输入电路、稳压电流源、稳压电阻组件以及差分输出电路。电压输入电路可接收第一输入电压和第二输入电压，并可耦接第一控制节点和第二控制节点。稳压电流源可输出第一电流至第一控制节点，并可输出第二电流至第二控制节点。稳压电阻组件可耦接于第一控制节点和第二控制节点之间。差分输出电路可耦接第一控制节点和第二控制节点，并可产生第一输出电压和第二输出电压。出电压和第二输出电压。出电压和第二输出电压。

【技术实现步骤摘要】
高速比较器系统


[0001]本专利技术涉及一种高速比较器系统。

技术介绍

[0002]高速比较器可以广泛应用于如数字稳压器、模拟对数字转换器等电路模块，以监测输入电压的差值，输出数字电平。伴随着移动装置的频率频率(Clock)逐年提升，对于监测信号响应速度的要求亦不断提高，故高速比较器的应用前景十分看好。因此，有必要提出一种全新的解决方案，以改良传统高速比较器的各种缺陷。

技术实现思路

[0003]在优选实施例中，本专利技术提出一种高速比较器系统，包括比较器主体、稳压器、共模改良电路、模拟对数字转换器以及匹配校正电路。其中，比较器主体包括：电压输入电路，接收第一输入电压和第二输入电压，并耦接第一控制节点和第二控制节点；稳压电流源，输出第一电流至该第一控制节点，并输出第二电流至该第二控制节点；稳压电阻组件，耦接于该第一控制节点和该第二控制节点之间；以及差分输出电路，耦接该第一控制节点和该第二控制节点，并产生第一输出电压和第二输出电压。
[0004]相较于传统设计，本专利技术所提的高速比较器系统至少具有下列优点：(1)响应速度快、精确度高，结构简单；(2)对制程变异，如电源电压、温度波动等皆不敏感；(3)无论高速、低速信号变化均可监测；(4)速度及功耗可调节；(5)适合各种应用条件，不用重复校准；以及(6)输出至不同电压域的比较结果，但不会大幅增加功耗。
附图说明
[0005]图1为本专利技术一实施例所述的高速比较器系统100的示意图。
[0006]图2为本专利技术一实施例所述的比较器主体210的示意图。
[0007]图3为本专利技术一实施例所述的高速比较器系统300的示意图。
[0008]图4为本专利技术一实施例所述的稳压器320的示意图。
[0009]图5为本专利技术一实施例所述的共模改良电路330的示意图。
[0010]图6为本专利技术一实施例所述的模拟对数字转换器340的示意图。
[0011]图7为本专利技术一实施例所述的匹配校正电路350的示意图。
[0012]图8为本专利技术一实施例所述的比较器主体810的示意图。
[0013]图9为本专利技术一实施例所述的稳压器820的示意图。
[0014]图10为本专利技术一实施例所述的共模改良电路830的示意图。
[0015]图11为本专利技术一实施例所述的模拟对数字转换器840的示意图。
具体实施方式
[0016]为让本专利技术的目的、特征和优点能更明显易懂，下文特举出本专利技术的具体实施例，
并配合附图，作详细说明如下。
[0017]在说明书及权利要求书当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接一第二装置，则代表该第一装置可直接电性连接至该第二装置，或经由其它装置或连接手段而间接地连接至该第二装置。
[0018]图1为本专利技术一实施例所述的高速比较器系统100的示意图。如图1所示，高速比较器系统100至少包括一比较器主体(Comparator Body)110，该比较器主体110包括电压输入电路(Differential Input Circuit)112、稳压电流源(Regulated Current Source)114、稳压电阻组件(Regulated Resistive Element)116以及差分输出电路(Differential Output Circuit)118。
[0019]大致而言，电压输入电路112可接收第一输入电压VIN和第二输入电压VREF，并可耦接第一控制节点NC1和第二控制节点NC2，其中，第二输入电压VREF为一参考电压。稳压电流源114可输出第一电流I1至第一控制节点NC1，并可输出第二电流I2至第二控制节点NC2。例如，第二电流I2可大致等同于第一电流I1。稳压电阻组件116可耦接于第一控制节点NC1和第二控制节点NC2之间。差分输出电路118可耦接第一控制节点NC1和第二控制节点NC2，并可产生差分的第一输出电压VOUT1和第二输出电压VOUT2。
[0020]以下将介绍高速比较器系统100的各种细部结构及变化配置。必须理解的是，这些附图和叙述仅为举例，而非用于限制本专利技术。
[0021]图2为本专利技术一实施例所述的比较器主体210的示意图。在图2的实施例中，比较器主体210包括电压输入电路212、稳压电流源214、稳压电阻组件216以及差分输出电路218。
[0022]电压输入电路212包括第一N型晶体管MN1、第二N型晶体管MN2以及第三N型晶体管MN3。例如，本说明书中每一N型晶体管可各自为一N型金属氧化物半导体场效应晶体管，但亦不仅限于此。第一N型晶体管MN1具有控制端、第一端以及第二端，其中第一N型晶体管MN1的控制端用于接收第一输入电压VIN，第一N型晶体管MN1的第一端耦接第一节点N1，而第一N型晶体管MN1的第二端耦接第一控制节点NC1。第二N型晶体管MN2具有控制端、第一端以及第二端，其中第二N型晶体管MN2的控制端用于接收第二输入电压VREF，第二N型晶体管MN2的第一端耦接第一节点N1，而第二N型晶体管MN2的第二端耦接第二控制节点NC2。第三N型晶体管MN3具有控制端、第一端以及第二端，其中第三N型晶体管MN3的控制端耦接第一偏压节点NB1，第三N型晶体管MN3的第一端耦接接地电压VSS(例如：0V)，而第三N型晶体管MN3的第二端耦接第一节点N1。
[0023]稳压电流源214包括第一P型晶体管MP1和第二P型晶体管MP2。例如，本说明书中每一P型晶体管可各自为一P型金属氧化物半导体场效应晶体管，但亦不仅限于此。第一P型晶体管MP1具有控制端、第一端以及第二端，其中第一P型晶体管MP1的控制端耦接第二偏压节点NB2，第一P型晶体管MP1的第一端耦接第一供应电压VDD1，而第一P型晶体管MP1的第二端
耦接第一控制节点NC1以输出第一电流I1。第二P型晶体管MP2具有控制端、第一端以及第二端，其中第二P型晶体管MP2的控制端耦接第二偏压节点NB2，第二P型晶体管MP2的第一端耦接第一供应电压VDD1，而第二P型晶体管MP2的第二端耦接第二控制节点NC2以输出第二电流I2。
[0024]稳压电阻组件216包括第一电阻器R1和第二电阻器R2。第一电阻器R1具有第一端和第二端，其中第一电阻器R1的第一端耦接第一控制节点NC1，而第一电阻器R1的第二端耦接第二节点N2。第二电阻器R2具有第一端和第二端，其中第二电阻器R2的第一端本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速比较器系统，包括：比较器主体，包括：电压输入电路，接收第一输入电压和第二输入电压，并耦接第一控制节点和第二控制节点；稳压电流源，输出第一电流至该第一控制节点，并输出第二电流至该第二控制节点；稳压电阻组件，耦接于该第一控制节点和该第二控制节点之间；以及差分输出电路，耦接该第一控制节点和该第二控制节点，并产生第一输出电压和第二输出电压。2.如权利要求1所述的高速比较器系统，其中该电压输入电路包括：第一N型晶体管，该第一N型晶体管的控制端接收该第一输入电压，该第一N型晶体管的第一端耦接第一节点，而该第一N型晶体管的第二端耦接该第一控制节点；第二N型晶体管，该第二N型晶体管的控制端接收该第二输入电压，该第二N型晶体管的第一端耦接该第一节点，而该第二N型晶体管的第二端耦接该第二控制节点；以及第三N型晶体管，该第三N型晶体管的控制端耦接第一偏压节点，该第三N型晶体管的第一端耦接接地电压，而该第三N型晶体管的第二端耦接该第一节点。3.如权利要求1所述的高速比较器系统，其中该稳压电流源包括：第一P型晶体管，该第一P型晶体管的控制端耦接第二偏压节点，该第一P型晶体管的第一端耦接第一供应电压，而该第一P型晶体管的第二端耦接该第一控制节点以输出该第一电流；以及第二P型晶体管，该第二P型晶体管的控制端耦接该第二偏压节点，该第二P型晶体管的第一端耦接该第一供应电压，而该第二P型晶体管的第二端耦接该第二控制节点以输出该第二电流。4.如权利要求1所述的高速比较器系统，其中该稳压电阻组件包括：第一电阻器，该第一电阻器的第一端耦接该第一控制节点，而该第一电阻器的第二端耦接第二节点；以及第二电阻器，该第二电阻器的第一端耦接该第二控制节点，而该第二电阻器的第二端耦接该第二节点。5.如权利要求1所述的高速比较器系统，其中该差分输出电路包括：第一电容器，该第一电容器的第一端耦接该第一控制节点，而该第一电容器的第二端耦接第三节点；第三P型晶体管，该第三P型晶体管的控制端耦接该第三节点，该第三P型晶体管的第一端耦接该第一控制节点，而该第三P型晶体管的第二端耦接该第三节点；第四N型晶体管，该第四N型晶体管的控制端耦接该第三节点，该第四N型晶体管的第一端耦接该接地电压，而该第四N型晶体管的第二端耦接该第三节点；第四P型晶体管，该第四P型晶体管的控制端耦接第四节点，该第四P型晶体管的第一端耦接该第一控制节点，而该第四P型晶体管的第二端耦接第一输出节点以输出该第一输出电压；第五N型晶体管，该第五N型晶体管的控制端耦接该第四节点，该第五N型晶体管的第一端耦接该接地电压，而该第五N型晶体管的第二端耦接该第一输出节点；
第二电容器，该第二电容器的第一端耦接该第二控制节点，而该第二电容器的第二端耦接该第四节点；第五P型晶体管，该第五P型晶体管的控制端耦接该第四节点，该第五P型晶体管的第一端耦接该第二控制节点，而该第五P型晶体管的第二端耦接该第四节点；第六N型晶体管，该第六N型晶体管的控制端耦接该第四节点，该第六N型晶体管的第一端耦接该接地电压，而该第六N型晶体管的第二端耦接该第四节点；第六P型晶体管，该第六P型晶体管的控制端耦接该第三节点，该第六P型晶体管的第一端耦接该第二控制节点，而该第六P型晶体管的第二端耦接第二输出节点以输出该第二输出电压；以及第七N型晶体管，该第七N型晶体管的控制端耦接该第三节点，该第七N型晶体管的第一端耦接该接地电压，而该第七N型晶体管的第二端耦接该第二输出节点。6.如权利要求1所述的高速比较器系统，还包括稳压器、共模改良电路、模拟对数字转换器以及匹配校正电路。7.如权利要求6所述的高速比较器系统，其中该稳压器包括：运算放大器，该运算放大器的正输入端接收共模电压，该运算放大器的负输入端耦接第七节点，而该运算放大器的输出端耦接第二偏压节点；第七P型晶体管，该第七P型晶体管的控制端耦接该第二偏压节点，该第七P型晶体管的第一端耦接第一供应电压，而该第七P型晶体管的第二端耦接该第七节点；第八P型晶体管，该第八P型晶体管的控制端耦接第八节点，该第八P型晶体管的第一端耦接该第七节点，而该第八P型晶体管的第二端耦接该第八节点；以及第八N型晶体管，该第八N型晶体管的控制端耦接该第八节点，该第八N型晶体管的第一端耦接接地电压，而该第八N型晶体管的第二端耦接该第八节点。8.如权利要求6所述的高速比较器系统，其中该共模改良电路包括：第九P型晶体管，该第九P型晶体管的控制端耦接第二偏压节点，该第九P型晶体管的第一端耦接第一供应电压，而该第九P型晶体管的第二端耦接第九节点；第十P型晶体管，该第十P型晶体管的控制端耦接第二输出节点，该第十P型晶体管的第一端耦接该第九节点，而该第十P型晶体管的第二端耦接第十节点；第十一P型晶体管，该第十一P型晶体管的控制端耦接第一输出节点，该第十一P型晶体管的第一端耦接该第九节点，而该第十一P型晶体管的第二端耦接第十一节点；第九N型晶体管，该第九N型晶体管的控制端耦接该第一输出节点，该第九N型晶体管的第一端耦接该第二输出节点，而该第九N型晶体管的第二端耦接该第一输出节点；第十N型晶体管，该第十N型晶体管的控制端耦接该第二输出节点，该第十N型晶体管的第一端耦接该第一输出节点，而该第十N型晶体管的第二端耦接该第二输出节点；第十一N型晶体管，该第十一N型晶体管的控制端耦接该第五节点，该第十一N型晶体管的第一端耦接该第十节点，而该第十一N型晶体管的第二端耦接该第十一节点；第十二N型晶体管，该第十二N型晶体管的控制端耦接该第四节点，该第十二N型晶体管的第一端耦接该第十一节点，而该第十二N型晶体管的第二端耦接该第十节点；第十三N型晶体管，该第十三N型晶体管的控制端耦接该第四节点，该第十三N型晶体管的第一端耦接接地电压，而该第十三N型晶体管的该第二端耦接该第十节点；以及
第十四N型晶体管，该第十四N型晶体管的控制端耦接该第十一节点，该第十四N型晶体管的第一端耦接该接地电压，而该第十四N型晶体管的第二端耦接该第十一节点。9.如权利要求6所述的高速比较器系统，其中该模拟对数字转换器包括：第十二P型晶体管，该第十二P型晶体管的控制端耦接第十二节点，该第十二P型晶体管的第一端耦接第二供应电压，而该第十二P型晶体管的第二端耦接该第十二节点；第十三P型晶体管，该第十三P型晶体管的控制端耦接该第十二节点，该第十三P型晶体管的第一端耦接该第二供应电压，而该第十三P型晶体管的第二端耦接第十三节点；第十五N型晶体管，该第十五N型晶体管的控制端耦接该第十一节点，该第十五N型晶体管的第一端耦接接地电压，而该第十五N型晶体管的第二端耦接该第十二节点；第十六N型晶体管，该第十六N型晶体管的控制端耦接至该第十节点，该第十六N型晶体管的第一端耦接该接地电压，而该第十六N型晶体管的第二端耦接该第十三节点；第十四P型晶体管，该第十四P型晶体管的控制端耦接该第十三节点，该第十四P型晶体管的第一端耦接该第二供应电压，而该第十四P型晶体管的第二端耦接最终输出节点以输出最终输出电压；以及第十七N型晶体管，该第十七N型晶体管的控制端耦接该第十三节点，该第十七N型晶体管的第一端耦接该接地电压，而该第十七N型晶体管的第二端耦接该最终输出节点。10.如权利要求6所述的高速比较器系统，其中该匹配校正电路包括：逻辑电路，根据最终输出电压来产生多个第一校正电压和多个第二校正电压；多个第一校正器，彼此并联，所述第一校正器的每一个包括：第一校正N型晶体管，该第一校正N型晶体管的控制端接收所述第一校正电压中的一个，该第一校正N型晶体管的第一端耦接第一连接节点，而该第一校正N型晶体管的第二端耦接该第一控制节点；以及第二校正N型晶体管，该第二校正N型晶体管的控制端耦接第一偏压节点，该第二校正N型晶体管的第一端耦接接地电压，而该第二校正N型晶体管的第二端耦接该第一连接节点；以及多个第二校正器，彼此并联，所述第二校正器的每一个包括：第三校正N型晶体管，该第三校正N型晶体管的控制端接收所述第二校正电压中的一个，该第三校正N型晶体管的第一端耦接第二连接节点，而该第三校正N型晶体管的第二端耦接该第二控制节点；以及第四校正N型晶体管，该第四校正N型晶体管的控制端耦接该第一偏压节点，该第四校正N型晶体管的第一端耦接该接地电压，而该第四校正N型晶体管的第二端耦接该第二连接节点。11.如权利要求1所述的高速比较器系统，其中该电压输入电路包括：第一N型晶体管，该第一N型晶体管的控制端接收该第一输入电压，该第一N型晶体管的第一端耦接第一节点，而该第一N型晶体管的第二端耦接第二节点；第二N型晶体管，该第二N型晶体管的控制端接收该第二输入电压，该第二N型晶体管的第一端耦接该第一节点，而该第二N型晶体管的第二端耦接第三节点；以及第三N型晶体管，该第三N型晶体管的控制端耦接第一偏压节点，该第三N型晶体管的第一端耦接接地电压，而该第三N型晶体管的第二端耦接该第一节点。
12.如权利要求11所述的高速比较器系统，其中该稳压电流源包括：第一P型晶体管，该第一P型晶体管的控制端耦接第二偏压节点，该第一P型晶体管的第一端耦接第一供应电压，而该第一P型晶体管的第二端耦接该第二节点；以及第二P型晶体管，该第二P型晶体管的控制端耦接该第二偏压节点，该第二P型晶体管的第...

【专利技术属性】
技术研发人员：刘中鼎，刘旭东，
申请(专利权)人：北京兆芯电子科技有限公司，
类型：发明
国别省市：