电压比较器电路制造技术

本发明专利技术公开了一种电压比较器电路，其预放大器电路对两差分输入端分别外接的电压信号进行差分放大输出两差分放大信号到锁存器；锁存器的输出端作为电压比较器电路的输出端，输出数字比较状态值；其失调电压补偿电路包括N路VOP补偿恒流源或/和N路VON补偿恒流源；N路VOP补偿恒流源、N路VON补偿恒流源分别并联在两差分放大输出端同地之间；在两差分放大输出端到地之间均断路时，检测得到锁存器的输出端输出的数字比较状态值的跳变时刻的两差分输入端分别外接的电压信号的差值并作为补偿电流设定参数；N路VOP补偿恒流源或N路VON补偿恒流源的接通路数同补偿电流设定参数正相关。本发明专利技术能有效消除比较器失调电压，有利于提高比较速度，降低电路面积。降低电路面积。降低电路面积。

【技术实现步骤摘要】
电压比较器电路


[0001]本专利技术涉及半导体电路技术，特别是涉及一种电压比较器电路。

技术介绍

[0002]比较器是一种将输入信号与参考信号作比较然后产生逻辑输出电平的模块，其广泛的应用于模拟信号到数字信号的转换中，并且是混合信号电路设计中的一个关键模块。在模拟信号到数字信号的转换中，比较器的速度是整体转换速度的一个限制因素。比较器另一个极为重要的指标是失调电压，它描述了比较器可以做出正确判决的最小输入信号。对于流水线ADC(模数转换)而言，比较器的失调至少要小于数字校正范围。对于单级位数较多的流水线ADC而言，其失调电压需要非常小。鉴于以上原因,设计一种高速低失调电压比较器电路就成了需求。
[0003]中国专利201610344734.0公开了一种高速低失调电压比较器电路，其包括三级前置的低增益高带宽预放大器电路和一级高速锁存电路(LATCH)。该电压比较器电路，由于高速锁存电路(LATCH)采用了交叉耦合的正反馈结构，再生时间很短，可以很快的得到比较结果，但锁存电路的失调电压较大，且会产生回踢噪声，故需要采用预放大器进行隔离。前置预放大器电路的作用是将微弱的信号放大，一方面可以减小锁存器的传输延时，另一方面可以降低锁存器的等效输入失调电压。可以在前置预放大器电路的前面连接采样电路。该高速低失调电压比较器电路，需要多个前置的低增益高带宽预放大器电路，或者需要隔直电容，电路复杂，电路面积大。

技术实现思路

[0004]本专利技术要解决的技术问题是提供一种电压比较器电路，能有效消除比较器失调电压，有利于提高比较速度，降低电路面积。
[0005]为解决上述技术问题，本专利技术提供的电压比较器电路，其包括预放大器电路、锁存器和失调电压补偿电路；
[0006]所述预放大器电路，其两差分放大输出端分别接所述锁存器的两输入端；
[0007]所述预放大器电路，用于对其两差分输入端分别外接的电压信号进行差分放大，通过两差分放大输出端输出两差分放大信号到所述锁存器；
[0008]所述锁存器，其输出端作为电压比较器电路的输出端，输出数字比较状态值；
[0009]所述失调电压补偿电路，包括N路VOP补偿恒流源或/和N路VON补偿恒流源，N为正整数；
[0010]N路VOP补偿恒流源,并联在一差分放大输出端VOP同地之间；
[0011]N路VON补偿恒流源,并联在另一差分放大输出端VON同地之间；
[0012]在N路VOP补偿恒流源及N路VON补偿恒流源均断开时，检测得到所述锁存器的输出端输出的数字比较状态值由0变为1或由1变为0的时刻的两差分输入端分别外接的电压信号的差值并作为补偿电流设定参数；
[0013]所述N路VOP补偿恒流源或N路VON补偿恒流源的接通路数，同所述补偿电流设定参数正相关。
[0014]较佳的，所述预放大器电路包括第零NMOS管N0、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第零PMOS管P0、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第零电阻R0及第一电阻R1；
[0015]第二NMOS管N2栅极接偏置电压VBN,漏极接第零NMOS管N0及第一NMOS管N1的源极；
[0016]第零NMOS管N0的漏极接第零PMOS管P0的漏极及第二PMOS管P2的源极；
[0017]第一NMOS管N1的漏极接第一PMOS管P1的漏极及第三PMOS管P3的源极；
[0018]第零PMOS管P0及第一PMOS管P1的源极接工作电源VDD；
[0019]第零PMOS管P0及第一PMOS管P1的漏极短接；
[0020]第二PMOS管P2及第三PMOS管P3的栅极短接；
[0021]第二PMOS管P2的漏极接第三NMOS管N3的漏极；
[0022]第三PMOS管P3的漏极接第四NMOS管N4的漏极；
[0023]第三NMOS管N3及第四NMOS管N4的栅极短接；
[0024]第二NMOS管N2、第三NMOS管N3及第四NMOS管N4的源极接地；
[0025]第四NMOS管N4的漏极同栅极之间接第一电阻R1，第四NMOS管N4的漏极作为一差分放大输出端VOP；
[0026]第三NMOS管N3的漏极同栅极之间接第零电阻R0，第三NMOS管N3的漏极作为一差分放大输出端VON。
[0027]较佳的，R0＝R1。
[0028]较佳的，每一路VOP补偿恒流源或每一路VON补偿恒流源的电流值相等。
[0029]较佳的，N为8、16或32。
[0030]较佳的，所述锁存器包括第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6及第七PMOS管P7；
[0031]所述第七NMOS管N7，其栅极接所述预放大器电路的一差分放大输出端VOP，其漏极接第五NMOS管N5的漏极、第六NMOS管N6的栅极及第九NMOS管N9的源极；
[0032]所述第八NMOS管N8，其栅极接所述预放大器电路的另一差分放大输出端VON，其漏极接第六NMOS管N6的漏极、第五NMOS管N5的栅极及第十NMOS管N10的源极；
[0033]第五NMOS管N5、第六NMOS管N6、第七NMOS管N7及第八NMOS管N8的源极接地；
[0034]第四PMOS管P4的漏极、第六PMOS管P6的漏极、第五PMOS管P5的栅极及第九NMOS管N9的漏极短接，作为所述锁存器的一个输出端QB；
[0035]第五PMOS管P5的漏极、第七PMOS管P7的漏极、第四PMOS管P4的栅极及第十NMOS管N10的漏极短接，作为所述锁存器的另一个输出端Q；
[0036]第四PMOS管P4、第五PMOS管P5、第六PMOS管P6及第七PMOS管P7的源极接工作电源VDD；
[0037]第九NMOS管N9、第十NMOS管N10、第六PMOS管P6及第七PMOS管P7的栅极接锁存使能信号STROB。
[0038]本专利技术的电压比较器电路，通过接通相应数量的内嵌的补偿恒流源能有效消除比
较器失调电压，有利于提高比较速度，降低电路面积。
附图说明
[0039]为了更清楚地说明本专利技术的技术方案，下面对本专利技术所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0040]图1是本专利技术的电压比较器电路一实施例；
[0041]图2是本专利技术的电压比较器电路一实施例的失调电压补偿电路的结构图。
具体实施方式
[0042]下面将结合附图，对本专利技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本专利技术的一部分实施例，而不本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电压比较器电路，其特征在于，其包括预放大器电路、锁存器和失调电压补偿电路；所述预放大器电路，其两差分放大输出端分别接所述锁存器的两输入端；所述预放大器电路，用于对其两差分输入端分别外接的电压信号进行差分放大，通过两差分放大输出端输出两差分放大信号到所述锁存器；所述锁存器，其输出端作为电压比较器电路的输出端，输出数字比较状态值；所述失调电压补偿电路，包括N路VOP补偿恒流源或/和N路VON补偿恒流源，N为正整数；N路VOP补偿恒流源,并联在一差分放大输出端(VOP)同地之间；N路VON补偿恒流源,并联在另一差分放大输出端(VON)同地之间；在N路VOP补偿恒流源及N路VON补偿恒流源均断开时，检测得到所述锁存器的输出端输出的数字比较状态值由0变为1或由1变为0的时刻的两差分输入端分别外接的电压信号的差值并作为补偿电流设定参数；所述N路VOP补偿恒流源或N路VON补偿恒流源的接通路数，同所述补偿电流设定参数正相关。2.根据权利要求1所述的电压比较器电路，其特征在于，所述预放大器电路包括第零NMOS管(N0)、第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第零PMOS管(P0)、第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第零电阻(R0)及第一电阻(R1)；第二NMOS管(N2)栅极接偏置电压(VBN),漏极接第零NMOS管(N0)及第一NMOS管(N1)的源极；第零NMOS管(N0)的漏极接第零PMOS管(P0)的漏极及第二PMOS管(P2)的源极；第一NMOS管N1的漏极接第一PMOS管(P1)的漏极及第三PMOS管(P3)的源极；第零PMOS管(P0)及第一PMOS管(P1)的源极接工作电源(VDD)；第零PMOS管(P0)及第一PMOS管(P1)的漏极短接；第二PMOS管(P2)及第三PMOS管(P3)的栅极短接；第二PMOS管(P2)的漏极接第三NMOS管(N3)的漏极；第三PMOS管(P3)的漏极接第四NMOS管(N4)的漏极；第三NMOS管(N3)及第四NMOS管(N4)的栅极短接；第二NMOS管(N2)、第三NMOS管(N3)及第四NMOS管(N4)的源...

【专利技术属性】
技术研发人员：陈涛，周平，
申请(专利权)人：普冉半导体上海股份有限公司，
类型：发明
国别省市：