高速差分分频器制造技术

本发明专利技术公开一种高速差分分频器，用以将一对差分信号分频，包括分频电路以及驱动电路。分频电路包括第一分频子电路及第二分频子电路。该第一分频子电路将该对差分信号的一个进行分频，并且产生频率为该对差分信号的一半的第一对输出差分信号。该第二分频子电路将该对差分信号的另一个进行分频，并且产生频率为该对差分信号的一半的第二对输出差分信号；其中，该第一对输出差分信号与该第二对输出差分信号中信号的相位组成相位差为90°的等差序列。该驱动电路耦接该第一分频子电路以及该第二分频子电路，用以缩短该第一对输出差分信号以及该第二对输出差分信号的电平翻转时间。

High speed differential frequency divider

【技术实现步骤摘要】
高速差分分频器
本专利技术涉及一种分频器，特别涉及适用于将高速差分信号进行分频的一种分频器。
技术介绍
在高速传输协议，例如PCI-E协议的应用中，通常需要分频器来将欲传输的时钟信号进行分频，并且产生不同相位的多个时钟信号以供后续串行设备使用。一般使用串接的D触发器对时钟信号进行二分频、四分频、八分频之类的操作，然而，随着通信技术的演进，传输数据的速度愈来愈快，支持后续串行设备进行数据采样的时钟信号频率越来越高，数量越来越多，需要被分频的时钟信号频率则更高，传统的串接的D触发器的分频器无法继续负荷例如8GHz、16GHz、20GHz的高频时钟信号的分频操作，也无法产生多个等相位差的时钟信号，并会造成输入时钟信号分频后的失真。
技术实现思路
依据本专利技术一实施例的分频器，用以将一对差分信号分频，该分频器包括分频器及驱动电路。该分频器包括第一分频子电路及第二分频子电路。该驱动电路包括第一驱动电路及第二驱动电路。该第一分频子电路将该对差分信号的一个进行分频，并且产生频率为该对差分信号的一半的第一对输出差分信号。该第二分频子电路将该对差分信号的另一个进行分频，并且产生频率为该对差分信号的一半的第二对输出差分信号。该第一对输出差分信号与该第二对输出差分信号中信号的相位组成相位差为90°的等差序列。该第一驱动电路耦接该第一分频子电路，用以缩短该第一对输出差分信号的电平翻转时间。该第二驱动电路耦接该第二分频子电路，用以缩短该第二对输出差分信号的电平翻转时间。附图说明图1为本专利技术一实施例的分频器100的电路图。图2为本专利技术一实施例的分频器200的电路图。图3为图1的分频器100在节点0、节点90、节点180及节点270产生的输出信号的时序图。图4为图2的分频器200在节点0、节点90、节点180及节点270产生的输出信号的时序图。图5为本专利技术一实施例的分频器500的电路图。具体实施方式本专利技术参照附图进行描述，其中遍及图式上的相同参考数字标示了相似或相同的组件。上述附图并没有依照实际比例大小描绘，其仅仅提供对本专利技术的说明。一些专利技术的形态描述于下方作为图解示范应用的参考。这意味着许多特殊的细节，关系及方法被阐述来对这个专利技术提供完整的了解。无论如何，本领域技术人员将认识到若没有一个或更多的特殊细节或用其他方法，此专利技术仍然可以被实现。以其他例子来说，众所皆知的结构或操作并没有详细列出以避免对这专利技术的混淆。本专利技术并没有被阐述的行为或事件顺序所局限，如有些行为可能发生在不同的顺序亦或同时发生在其他行为或事件之下。此外，并非所有阐述的行为或事件都需要被执行在与现有专利技术相同的方法之中。图1为本专利技术一实施例的分频器100的电路图。如图1所示，分频器100包括分频子电路102及分频子电路104。分频子电路102接收差分信号中的信号CKI，并且通过P型晶体管P1、P2及N型晶体管N1、N2、N3的操作，将信号CKI转换为在节点Q0输出的相位为0°的输出信号，及在节点Q180输出的相位为180°的输出信号。相同地，分频子电路104接收该对差分信号中的信号CKB，其中信号CKI与信号CKB的相位差为180°。分频子电路104通过P型晶体管P3、P4及N型晶体管N4、N5、N6的操作，将信号CKB转换为在节点Q90输出的相位为90°的输出信号，及在节点Q270输出的相位为270°的输出信号。如图1所示，当信号CKI由低电平向高电平翻转并维持在高电平时，信号CKB由高电平向低电平翻转并维持在低电平，N型晶体管N3导通，而N型晶体管N6关断，使得分频子电路102保持在工作状态而分频子电路104保持在关断状态，此时相位为0°及相位为180°的输出信号翻转，而相位为90°的及相位为270°的输出信号不变。当信号CKI由高电平向低电平翻转并维持在低电平时，信号CKB由低电平向高电平翻转并维持在高电平，N型晶体管N3关断，而N型晶体管N6导通，使得分频子电路102关断而分频子电路104导通，此时相位为0°及相位为180°的输出信号不变，而相位为90°的及相位为270°的输出信号翻转。也就是说，为差分信号的信号CKI、CKB同时驱动对应的分频子电路，将产生4个90°等相位差的输出信号，且信号CKB与信号CKI各自翻转2次，会使这4个90°等相位差的输出信号，即相位为0°及相位为180°的输出信号、相位为90°及相位为270°的输出信号各自翻转1次，而使相位为0°、相位为180°、相位为90°及相位为270°的输出信号的频率为信号CKB及信号CKI频率的一半。分频器100适用于包括信号CKI及信号CKB的差分信号的频率较低的情况，例如低于2GHz。若该对差分信号的频率较高，分频器100中的P型晶体管P1、P2、P3、P4及N型晶体管N1、N2、N3、N4、N5、N6的反应速度不能满足所输入该对差分信号的频率的要求，因而导致该差分信号分频后的失真。图2为本专利技术实施例的分频器200的电路图。如图2所示，分频器200根据一对差分信号，例如包括信号CKI、CKB的一对差分信号(或称差分信号CKI、CKB)在节点Q0上产生相位为0°的输出信号、在节点Q180上产生相位为180°的输出信号、在节点Q90上产生相位为90°的输出信号，以及在节点Q270上产生相位为270°的输出信号。其中，相位为0°的输出信号、相位为90°的输出信号、相位为180°的输出信号及相位为270°的输出信号的频率为信号CKI或信号CKB的频率的一半，并且其各自的相位组成以90°为相位差的等差序列。举例来说，在一些实施例中，差分信号CKI、CKB的频率为20GHz，本专利技术的分频器200可将差分信号CKI、CKB转换为频率为10GHz的相位为0°的输出信号、相位为90°的输出信号、相位为180°的输出信号及相位为270°的输出信号。分频器200包括分频子电路202、分频子电路204、第一驱动电路206，及第二驱动电路208。分频子电路202对该对差分信号CKI、CKB进行分频，并且产生频率为差分信号CKI、CKB的一半的第一对输出差分信号，亦即在节点Q0的相位为0°的输出信号及在节点Q180的相位为180°的输出信号。分频子电路204对差分信号CKI、CKB进行分频，并且产生频率为差分信号CKI、CKB的一半的第二对输出差分信号，亦即在节点Q90的相位为90°的输出信号及在节点Q270的相位为270°的输出信号。此外，第一驱动电路206耦接分频子电路202，用以缩短相位为0°的输出信号及相位为180°的输出信号的电平翻转时间。第二驱动电路208耦接分频子电路204，用以缩短相位为90°的输出信号及相位为270°的输出信号的电平翻转时间。至于第一驱动电路206及第二驱动电路208是如何缩短各个不同相位的输出信号的电平翻转时间，将会在下文进行描述。分频子电路202包括P型场效应晶体管P1、P2、P5及N型场效应晶体管N1、N2、N3。第一驱动电路206包括N型场效应晶体管N7、N8。P型场效应晶体管P1的栅极连接本文档来自技高网...

【技术保护点】
1.一种分频器，用以将一对差分信号分频，包括：/n分频电路，包括：/n第一分频子电路，将该对差分信号的一个进行分频，并且产生频率为该对差分信号的一半的第一对输出差分信号；以及/n第二分频子电路，将该对差分信号的另一个进行分频，并且产生频率为该对差分信号的一半的第二对输出差分信号；其中，该第一对输出差分信号与该第二对输出差分信号中信号的相位组成相位差为90°的等差序列；/n驱动电路，包括：/n第一驱动电路，耦接该第一分频子电路，用以缩短该第一对输出差分信号的电平翻转时间；以及/n第二驱动电路，耦接该第二分频子电路，用以缩短该第二对输出差分信号的电平翻转时间。/n

【技术特征摘要】
1.一种分频器，用以将一对差分信号分频，包括：
分频电路，包括：
第一分频子电路，将该对差分信号的一个进行分频，并且产生频率为该对差分信号的一半的第一对输出差分信号；以及
第二分频子电路，将该对差分信号的另一个进行分频，并且产生频率为该对差分信号的一半的第二对输出差分信号；其中，该第一对输出差分信号与该第二对输出差分信号中信号的相位组成相位差为90°的等差序列；
驱动电路，包括：
第一驱动电路，耦接该第一分频子电路，用以缩短该第一对输出差分信号的电平翻转时间；以及
第二驱动电路，耦接该第二分频子电路，用以缩短该第二对输出差分信号的电平翻转时间。


2.如权利要求1所述的分频器，其中，该第一对输出差分信号包括相位为0°的输出信号及相位为180°的输出信号，该第二对输出差分信号包括相位为90°的输出信号及相位为270°的输出信号。


3.如权利要求1所述的分频器，其中，该第一分频子电路包括：
第一晶体管；
第二晶体管；其中，该第一晶体管的栅极连接至该第二晶体管的漏极及第一输出节点，该第二晶体管的栅极连接至该第一晶体管的漏极及第二输出节点；
第三晶体管；
第四晶体管；其中，该第三晶体管的漏极连接至该第二输出节点，该第四晶体管的漏极连接至该第一输出节点；该第三晶体管的源极连接至该第四晶体管的源极；
第五晶体管，该第五晶体管的栅极耦接该对差分信号的该一个，该第五晶体管的漏极连接至该第三、第四晶体管的源极。


4.如权利要求3所述的分频器，其中，该第二分频子电路包括：
第六晶体管；
第七晶体管；其中，该第六晶体管的栅极连接至该第七晶体管的漏极及第三输出节点，该第七晶体管的栅极连接至该第六晶体管的漏极及第四输出节点；
第八晶体管；
第九晶体管；其中，该第八晶体管的漏极连接至该第四输出节点，该第九晶体管的漏极连接至该第三输出节点；该第八晶体管的源极连接至该第九晶体管的源极；
第十晶体管，该第十晶体管的栅极耦接该对差分信号的该另一个，第十晶体管的漏极连接至该第八、第九晶体管的源极。


5.如权利要求4所述的分频器，其中，该第一输出节点输出该相位为0°的输出信号；该第二输出节点输出该相位为180°的输出信号；该第三输出节点输出该相位为90°的输出信号；该第四输出节点输出该相位为270°的输出信号。


6.如权利要求4所述的分频器，其中，该第一驱动电路包括：
第十一晶体管，该第十一晶体管的栅极耦接该第四输出节点及该第三晶体管的栅极，第十一晶体管的源极连接该第一输出节点；以及
第十二晶体管，该第十二晶体管的栅极耦接该第三输出节点及该第四晶体...

【专利技术属性】
技术研发人员：金银姬，
申请(专利权)人：北京兆芯电子科技有限公司，
类型：发明
国别省市：北京;11