【技术实现步骤摘要】
高速差分分频器
本专利技术涉及一种分频器，特别涉及适用于将高速差分信号进行分频的一种分频器。
技术介绍
在高速传输协议，例如PCI-E协议的应用中，通常需要分频器来将欲传输的时钟信号进行分频，并且产生不同相位的多个时钟信号以供后续串行设备使用。一般使用串接的D触发器对时钟信号进行二分频、四分频、八分频之类的操作，然而，随着通信技术的演进，传输数据的速度愈来愈快，支持后续串行设备进行数据采样的时钟信号频率越来越高，数量越来越多，需要被分频的时钟信号频率则更高，传统的串接的D触发器的分频器无法继续负荷例如8GHz、16GHz、20GHz的高频时钟信号的分频操作，也无法产生多个等相位差的时钟信号，并会造成输入时钟信号分频后的失真。
技术实现思路
依据本专利技术一实施例的分频器，用以将一对差分信号分频，该分频器包括分频器及驱动电路。该分频器包括第一分频子电路及第二分频子电路。该驱动电路包括第一驱动电路及第二驱动电路。该第一分频子电路将该对差分信号的一个进行分频，并且产生频率为该对差分信号的一半的第一对输出差分信号...
【技术保护点】
1.一种分频器，用以将一对差分信号分频，包括：/n分频电路，包括：/n第一分频子电路，将该对差分信号的一个进行分频，并且产生频率为该对差分信号的一半的第一对输出差分信号；以及/n第二分频子电路，将该对差分信号的另一个进行分频，并且产生频率为该对差分信号的一半的第二对输出差分信号；其中，该第一对输出差分信号与该第二对输出差分信号中信号的相位组成相位差为90°的等差序列；/n驱动电路，包括：/n第一驱动电路，耦接该第一分频子电路，用以缩短该第一对输出差分信号的电平翻转时间；以及/n第二驱动电路，耦接该第二分频子电路，用以缩短该第二对输出差分信号的电平翻转时间。/n
【技术特征摘要】
1.一种分频器，用以将一对差分信号分频，包括：
分频电路，包括：
第一分频子电路，将该对差分信号的一个进行分频，并且产生频率为该对差分信号的一半的第一对输出差分信号；以及
第二分频子电路，将该对差分信号的另一个进行分频，并且产生频率为该对差分信号的一半的第二对输出差分信号；其中，该第一对输出差分信号与该第二对输出差分信号中信号的相位组成相位差为90°的等差序列；
驱动电路，包括：
第一驱动电路，耦接该第一分频子电路，用以缩短该第一对输出差分信号的电平翻转时间；以及
第二驱动电路，耦接该第二分频子电路，用以缩短该第二对输出差分信号的电平翻转时间。
2.如权利要求1所述的分频器，其中，该第一对输出差分信号包括相位为0°的输出信号及相位为180°的输出信号，该第二对输出差分信号包括相位为90°的输出信号及相位为270°的输出信号。
3.如权利要求1所述的分频器，其中，该第一分频子电路包括：
第一晶体管；
第二晶体管；其中，该第一晶体管的栅极连接至该第二晶体管的漏极及第一输出节点，该第二晶体管的栅极连接至该第一晶体管的漏极及第二输出节点；
第三晶体管；
第四晶体管；其中，该第三晶体管的漏极连接至该第二输出节点，该第四晶体管的漏极连接至该第一输出节点；该第三晶体管的源极连接至该第四晶体管的源极；
第五晶体管，该第五晶体管的栅极耦接该对差分信号的该一个，该第五晶体管的漏极连接至该第三、第四晶体管的源极。
4.如权利要求3所述的分频器，其中，该第二分频子电路包括：
第六晶体管；
第七晶体管；其中，该第六晶体管的栅极连接至该第七晶体管的漏极及第三输出节点，该第七晶体管的栅极连接至该第六晶体管的漏极及第四输出节点；
第八晶体管；
第九晶体管；其中，该第八晶体管的漏极连接至该第四输出节点，该第九晶体管的漏极连接至该第三输出节点；该第八晶体管的源极连接至该第九晶体管的源极；
第十晶体管，该第十晶体管的栅极耦接该对差分信号的该另一个，第十晶体管的漏极连接至该第八、第九晶体管的源极。
5.如权利要求4所述的分频器，其中，该第一输出节点输出该相位为0°的输出信号；该第二输出节点输出该相位为180°的输出信号；该第三输出节点输出该相位为90°的输出信号；该第四输出节点输出该相位为270°的输出信号。
6.如权利要求4所述的分频器，其中，该第一驱动电路包括：
第十一晶体管，该第十一晶体管的栅极耦接该第四输出节点及该第三晶体管的栅极，第十一晶体管的源极连接该第一输出节点；以及
第十二晶体管，该第十二晶体管的栅极耦接该第三输出节点及该第四晶体...
【专利技术属性】
技术研发人员：金银姬，
申请(专利权)人：北京兆芯电子科技有限公司，
类型：发明
国别省市：北京;11
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