一种多路时钟分发电路及电子设备制造技术

本申请实施例公开了一种多路时钟分发电路及电子设备，能够提高多路时钟中各路时钟的相位匹配度。该多路时钟分发电路包括电源，第一开关，以及至少两个时钟分发子电路；其中，每个时钟分发子电路的第一端均与电源连接，每个时钟分发子电路的第二端均与第一开关的第一端连接，第一开关的第二端接地；每个时钟分发子电路均包括：第二开关，第三开关以及电容；电容的第一端经第二开关与电源连接且经第三开关与第一开关的第一端连接，电容的第二端接地；电容的第一端用于作为多路时钟分发电路的输出端；第一开关的导通和断开由第一时钟信号控制，第二开关的导通和断开由第二时钟信号控制，第三开关的导通和断开由第三时钟信号控制。

【技术实现步骤摘要】

本专利技术涉及电路领域，特别涉及一种多路时钟分发电路及电子设备。
技术介绍
在模数转换器或者锁相环中，常常需要将一路高速的时钟分发成多路低速的并行时钟。同时，针对这些并行的时钟，相邻时钟之间需要确保比较精确的相位关系。否则，对于时间交织的模数转换器来说，高频的输入信号，在相邻时钟之间相位不匹配的情况下，会在频谱中引入与时钟及信号相关的谐波，从而影响转换的精度。以往的时间交织模数转换器，常常由于精度或者速度上，尚不能达到某一程度，而使并行时钟的相位匹配问题并没有凸现。随着速度与精度的继续提高，并行时钟的相位匹配问题，显得愈来愈严重。传统的多路时钟分发电路常常采用串联D触发器来实现，由于每一路时钟均经过了不同的D触发器和输出驱动，不同通路间时钟相位的不匹配一般会达到皮秒级。其中，引入较大的不匹配的主要原因是，时钟经过了一个逻辑门。该逻辑门输出跳变点直接由PMOS管和NMOS管的阈值电压决定。由于每一路阈值电压的不匹配将直接造成不同通路间时钟相位偏差较大，从而导致各路时钟的相位匹配度较低。
技术实现思路
本专利技术提供了一种多路时钟分发电路及电子设备，能够提高多路时钟中各路时钟的相位匹配度。本专利技术第一方面提供了一种多路时钟分发电路，所述多路时钟分发电路包括电源，第一开关，以及至少两个时钟分发子电路；其中，每个时钟分发子电路的结构功能一致；每个所述时钟分发子电路的第一端均与所述电源连接，每个所述时钟分发子电路的第二端均与所述第一开关的第一端连接，即将每个时钟分发子电路并联于所述电源和所述第一开关之间；所述第一开关的第二端接地；每个所述时钟分发子电路均包括：第二开关，第三开关以及电容；所述电容的第一端经所述第二开关与所述电源连接且经所述第三开关与所述第一开关的第一端连接，即所述电容的第一端连接于所述第二开关与所述第三开关之间，所述电容的第二端接地；所述电容的第一端用于作为所述多路时钟分发电路的输出端；所述第一开关的导通和断开由第一时钟信号控制，所述第二开关的导通和断开由第二时钟信号控制，所述第三开关的导通和断开由第三时钟信号控制。所述第一时钟信号、所述第二时钟信号和所述第三时钟信号可以为周期性方波信号。对于本专利技术提供的所述多路时钟分发电路，其中，每个所述时钟分发子电路的输出端Vout的边沿直接由同源时钟给出。即每个所述时钟分发子电路的输出端Vout的下降沿均由所述第一时钟信号的上升沿决定。从而使每个所述时钟分发子电路的输出端Vout的下降沿保持同步，提高多路时钟中各路时钟的相位匹配度。结合本专利技术的第一方面，在第一方面的第一种实现方式中，所述第一开关、所述第二开关和所述第三开关均为金属氧化物半导体MOS管。通过MOS管的特性以及MOS管的导通和断开功能实现本专利技术中各开关的功能。结合本专利技术第一方面的第一种实现方式，在第一方面的第二种实现方式中，所述第二开关包括第一P沟道金属氧化物半导体PMOS管，所述第一开关包括第一N沟道金属氧化物半导体NMOS管，所述第三开关包括第二NMOS管；该实现方式中，具体的连接关系如下：所述第一PMOS管的源极与所述电源连接，所述第一PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与所述第一NMOS管的漏极连接；所述第一PMOS管的栅极、所述第一NMOS管的栅极以及所述第二NMOS管的栅极均外接控制信号产生电路，所述控制信号产生电路用于产生时钟信号；所述电容的第一端作为所述多路时钟分发电路的输出端与所述第一PMOS管的漏极和所述第二NMOS管的漏极连接。该实现方式中，通过具体的PMOS管和NMOS管的互相搭配使用，以实达到本专利技术中各开关对应的功能和效果。结合本专利技术的第一方面，在第一方面的第三种实现方式中，所述第一开关、所述第二开关和所述第三开关均为三极管。通过使用三极管的方式也能达到本专利技术提供的各开关对应的功能和效果，与MOS管类似。结合本专利技术的第一方面，在第一方面的第四种实现方式中，所述第一开关、所述第二开关和所述第三开关均为互补金属氧化物半导体CMOS传输门。CMOS传输门也具备导通和断开功能，通过时钟信号控制该CMOS传输门的导通和断开，同样也能达到本专利技术提供的各开关对应的功能和效果。结合本专利技术的第一方面或第一方面的第一至第四任一种实现方式，在第一方面的第五种实现方式中，所述第一开关在所述第一时钟信号为第一电平信号时导通，并在所述第一时钟信号为第二电平信号时断开；所述第二开关在所述第二时钟信号为第三电平信号时导通，并在所述第二时钟信号为第四电平信号时断开；所述第三开关在所述第三时钟信号为第五电平信号时导通，并在所述第三时钟信号为第六电平信号时断开。通过时钟信号输出的电平信号控制开关的导通和断开，例如，第一电平信号可以是高电平，那么对应的第二电平信号可以是低电平。结合本专利技术第一方面的第五种实现方式，在第一方面的第六种实现方式中，在所述第二时钟信号为第一电平信号的起始时刻之后至所述第二时钟信号为第一电平信号的结束时刻之前，所述第一开关和所述第三开关不同时保持导通状态。即在所述第二开关保持导通状态期间，所述第一开关保持导通状态时，所述第三开关保持断开状态；或者，所述第一开关保持断开状态时，所述第三开关保持导通或断开状态。结合本专利技术第一方面的第六种实现方式，在第一方面的第七种实现方式中，在所述第二时钟信号为第一电平信号的起始时刻之后至所述第二时钟信号为第一电平信号的结束时刻之前，所述第一时钟信号发生并完成至少一次从第三电平信号到第四电平信号的切换，所述第三时钟信号仅发生并完成一次从第六电平信号到第五电平信号的切换。即在所述第二开关保持导通状态期间，所述第一开关发生并完成至少一次从导通到断开的切换，而所述第三开关仅发生并完成一次从断开到导通的切换，且在此期间，所述第一开关和所述第三开关不同时保持导通状态即导通时间段不发生重合。结合本专利技术第一方面的第五种实现方式，在第一方面的第八种实现方式中，在所述第二时钟信号为第二电平信号的起始时刻之后至所述第二时钟信号为第二电平信号的结束时刻之前，所述第一时钟信号发生并完成至少一次从第四电平信号到第三电平信号的切换，所述第三时钟信号仅发生并完成一次从第五电平信号到第六电平信号的切换。即在所述第二开关保持断开状态的期间，所述第一开关发生并完成至少一次从断开到导通的切换，所述第三开关仅发生并完成一次从导通到断开的切换，在此期间，所述第一开关的导通时间段和所述第三开关的导通时间段将会存在部分重合。本专利技术第二方面提供了一种电子设备，所述电子设备包括上述第一方面的任一种实现方式提供的多路时钟分发电路。附图说明图1为本申请提供的多路时钟分发电路的一个组织结构示意图；图2为本申请提供的多路时钟分发电路的另一组织结构示意图；图3为本申请提供的多路时钟分发电路的另一组织结构示意图；图4为本申请提供的多路时钟分发电路的时钟控制信号的一个时序图。具体实施方式为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请本文档来自技高网...

【技术保护点】
一种多路时钟分发电路，其特征在于，所述多路时钟分发电路包括电源，第一开关，以及至少两个时钟分发子电路；其中，每个所述时钟分发子电路的第一端均与所述电源连接，每个所述时钟分发子电路的第二端均与所述第一开关的第一端连接，所述第一开关的第二端接地；每个所述时钟分发子电路均包括：第二开关，第三开关以及电容；所述电容的第一端经所述第二开关与所述电源连接且经所述第三开关与所述第一开关的第一端连接，所述电容的第二端接地；所述电容的第一端用于作为所述多路时钟分发电路的输出端；所述第一开关的导通和断开由第一时钟信号控制，所述第二开关的导通和断开由第二时钟信号控制，所述第三开关的导通和断开由第三时钟信号控制。

【技术特征摘要】
1.一种多路时钟分发电路，其特征在于，所述多路时钟分发电路包括电源，第一开关，以及至少两个时钟分发子电路；其中，每个所述时钟分发子电路的第一端均与所述电源连接，每个所述时钟分发子电路的第二端均与所述第一开关的第一端连接，所述第一开关的第二端接地；每个所述时钟分发子电路均包括：第二开关，第三开关以及电容；所述电容的第一端经所述第二开关与所述电源连接且经所述第三开关与所述第一开关的第一端连接，所述电容的第二端接地；所述电容的第一端用于作为所述多路时钟分发电路的输出端；所述第一开关的导通和断开由第一时钟信号控制，所述第二开关的导通和断开由第二时钟信号控制，所述第三开关的导通和断开由第三时钟信号控制。2.根据权利要求1所述的多路时钟分发电路，其特征在于，所述第一开关、所述第二开关和所述第三开关均为金属氧化物半导体MOS管。3.根据权利要求2所述的多路时钟分发电路，其特征在于，所述第二开关包括第一P沟道金属氧化物半导体PMOS管，所述第一开关包括第一N沟道金属氧化物半导体NMOS管，所述第三开关包括第二NMOS管；所述第一PMOS管的源极与所述电源连接，所述第一PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与所述第一NMOS管的漏极连接；所述第一PMOS管的栅极、所述第一NMOS管的栅极以及所述第二NMOS管的栅极均外接控制信号产生电路，所述控制信号产生电路用于产生时钟信号；所述电容的第一端作为...

【专利技术属性】
技术研发人员：杨金达，周立人，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44