多路选择电路和显示装置制造方法及图纸

本发明专利技术公开了一种多路选择电路和显示装置，多路选择电路包括：分别传输第一数据信号、第二数据信号、第三数据信号的第一数据线、第二数据线、第三数据线，传输控制信号的控制线，传输时序信号的时序线，开关电路，驱动电路；驱动电路包括第一开关晶体管和第二开关晶体管；开关电路根据接收的控制信号、时序信号、第一数据信号、第二数据信号和第三数据信号，处于将第二数据信号分时的分别传输至第一开关晶体管和第二开关晶体管的第一工作模式，或者处于将第一数据信号传输至第一开关晶体管、并将第三数据信号传输至第二开关晶体管的第二工作模式。本发明专利技术的多路选择电路兼容两种选择模式并在不同模式中切换，提高了显示装置对数据信号的适应性。

【技术实现步骤摘要】

本专利技术涉及显示
，尤其涉及一种多路选择电路和显示装置。
技术介绍
当前显示面板的多路选择器(demux)的设计主流是按IC端与数据线端数目比分为1:2工作模式，即一根IC信号输出控制2列像素，以及1:3工作模式，即一根IC信号输出控制3列像素。。当前显示面板中，如何改善demux的性能是亟待解决的技术问题。
技术实现思路
本专利技术提供一种多路选择电路和显示装置，以解决现有技术的问题。本专利技术提供一种多路选择电路，该多路选择电路包括：传输第一数据信号的第一数据线，传输第二数据信号的第二数据线，传输第三数据信号的第三数据线，传输控制信号的控制线，传输时序信号的时序线，开关电路，驱动电路；所述驱动电路至少包括：第一开关晶体管和第二开关晶体管；所述开关电路接收所述控制信号、所述时序信号、所述第一数据信号、所述第二数据信号和所述第三数据信号，并根据所述控制信号和所述时序信号分别处于第一工作模式和第二工作模式，在所述第一工作模式下，所述开关电路将所述第二数据信号分时的分别传输至所述第一开关晶体管和所述第二开关晶体管；在所述第二工作模式下，所述开关电路将所述第一数据信号传输至所述第一开关晶体管，以及将所述第三数据信号传输至所述第二开关晶体管。本专利技术还提供一种多路选择电路，该多路选择电路包括：第一开关和第二开关，所述第一开关包括第一子开关、第二子开关、第三子开关、第四子开关，所述第二开关包括第五子开关、第六子开关、第七子开关和第八子开关；所述多路选择电路还包括第一开关晶体管、第二开关晶体管、传输第一数据信号的第一数据线、传输第二数据信号的第二数据线、传输第三数据信号的第三数据线、传输第一时序信号的第一时序线、传输第二时序信号的第二时序线、传输第三时序信号的第三时序线；所述第一开关晶体管的源极通过所述第一子开关接收所述第二数据信号、通过所述第五子开关接收所述第一数据信号，所述第一开关晶体管的栅极通过所述第二子开关接收所述第一时序信号、通过所述第六子开关接收所述第三时序信号；所述第二开关晶体管的源极通过所述第三子开关接收所述第二数据信号、通过所述第七子开关接收所述第三数据信号，所述第二开关晶体管的栅极通过所述第四子开关接收所述第二时序信号、通过所述第八子开关接收所述第三时序信号；所述第一开关的4个子开关同时导通或截止，所述第二开关的4个子开关同时导通或截止；所述第一开关导通时，所述第二开关截止，所述第一开关截止时，所述第二开关导通。本专利技术还提供一种显示装置，该显示装置包括：如上所述的多路选择电路，6个像素；其中，6个所述像素包括：与第一开关晶体管的漏极连接的第一像素、与第二开关晶体管的漏极连接的第二像素、与第三开关晶体管的漏极连接的第三像素、与第四开关晶体管的漏极连接的第四像素、与第五开关晶体管的漏极连接的第五像素、与第六开关晶体管的漏极连接的第六像素。本专利技术通过使开关电路同时兼容第一工作模式和第二工作模式，并可在两种工作模式中切换，以实现具有开关电路的多路选择电路兼容两种选择模式，多路选择电路还可在不同选择模式中的切换，相应的，具有多路选择电路的显示装置能够同时兼容两种多路选择模式，提高了显示装置对数据信号的适应性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1(a)为现有技术提供的一种1:3模式显示面板的示意图；图1(b)为现有技术提供的1:3模式显示面板的时序示意图；图1(c)为现有技术提供的一种1:2模式显示面板的示意图；图1(d)为现有技术提供的1:2模式显示面板的时序示意图；图2(a)是本专利技术一实施例提供的一多路选择电路的示意图；图2(b)是本专利技术一实施例提供的又一多路选择电路的示意图；图2(c)是本专利技术一实施例提供的1:3多路选择电路的时序示意图；图2(d)是本专利技术一实施例提供的1:2多路选择电路的时序示意图；图2(e)是本专利技术一实施例提供的再一多路选择电路的示意图；图3(a)是本专利技术又一实施例提供的一多路选择电路的示意图；图3(b)是本专利技术又一实施例提供的又一多路选择电路的示意图；图3(c)是本专利技术又一实施例提供的再一多路选择电路的示意图；图3(d)是本专利技术又一实施例提供的另一多路选择电路的示意图；图4(a)是本专利技术再一实施例提供的一多路选择电路的示意图；图4(b)是本专利技术再一实施例提供的又一多路选择电路的示意图；图5(a)是本专利技术另一实施例提供的一显示装置的示意图；图5(b)是本专利技术另一实施例提供的又一显示装置的示意图；图5(c)是本专利技术另一实施例提供的再一显示装置的平面示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，以下将参照本专利技术实施例中的附图，通过实施方式清楚、完整地描述本专利技术的技术方案，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。参考图1(a)所示，为现有技术提供的一种1:3模式显示面板的示意图，如图所示，该显示面板包括：数据线D1和D2，时序线CLK1、CLK2和CLK3，开关晶体管11、开关晶体管12、开关晶体管13、开关晶体管14、开关晶体管15和开关晶体管16，子像素列R1、G1、B1、R2、G2和B2。其中，开关晶体管11、开关晶体管12、开关晶体管13的漏极(D)依次连接R1、G1、B1，栅极(G)依次连接CLK1、CLK2、CLK3，源极(S)全部连接D1；开关晶体管14、开关晶体管15、开关晶体管16的漏极依次连接R2、G2、B2，栅极依次连接CLK1、CLK2、CLK3，源极全部连接D2。参考图1(b)所示，为现有技术提供的1:3模式显示面板的时序示意图。结合图1(a)和图1(b)所示，在一个时钟周期T1-T6中，T1时刻，CLK1高电平，开关晶体管11导通，D1将数据信号传输至R1，R1显示；依次的T2时刻，G1接收D1数据信号；T3时刻B1接收D1数据信号；T4时刻R2接收D2数据信号；T5时刻G2接收D2数据信号；T6时刻B2接收D2数据信号。在此数据线D1、D2具体是本文档来自技高网...

【技术保护点】
一种多路选择电路，其特征在于，包括：传输第一数据信号的第一数据线，传输第二数据信号的第二数据线，传输第三数据信号的第三数据线，传输控制信号的控制线，传输时序信号的时序线，开关电路，驱动电路；所述驱动电路至少包括：第一开关晶体管和第二开关晶体管；所述开关电路接收所述控制信号、所述时序信号、所述第一数据信号、所述第二数据信号和所述第三数据信号，并根据所述控制信号和所述时序信号分别处于第一工作模式和第二工作模式，在所述第一工作模式下，所述开关电路将所述第二数据信号分时的分别传输至所述第一开关晶体管和所述第二开关晶体管；在所述第二工作模式下，所述开关电路将所述第一数据信号传输至所述第一开关晶体管，以及将所述第三数据信号传输至所述第二开关晶体管。

【技术特征摘要】
1.一种多路选择电路，其特征在于，包括：传输第一数据信号的第一数
据线，传输第二数据信号的第二数据线，传输第三数据信号的第三数据线，传
输控制信号的控制线，传输时序信号的时序线，开关电路，驱动电路；
所述驱动电路至少包括：第一开关晶体管和第二开关晶体管；
所述开关电路接收所述控制信号、所述时序信号、所述第一数据信号、所
述第二数据信号和所述第三数据信号，并根据所述控制信号和所述时序信号分
别处于第一工作模式和第二工作模式，
在所述第一工作模式下，所述开关电路将所述第二数据信号分时的分别传
输至所述第一开关晶体管和所述第二开关晶体管；
在所述第二工作模式下，所述开关电路将所述第一数据信号传输至所述第
一开关晶体管，以及将所述第三数据信号传输至所述第二开关晶体管。
2.根据权利要求1所述的多路选择电路，其特征在于，所述驱动电路还
包括第三开关晶体管、第四开关晶体管、第五开关晶体管和第六开关晶体管；
所述第三开关晶体管的栅极、所述第四开关晶体管的栅极、所述第五开关晶体
管的栅极、所述第六开关晶体管的栅极分别接收所述时序信号；所述第三开关
晶体管的源极和所述第四开关晶体管的源极分别接收所述第一数据信号；所述
第五开关晶体管的源极和所述第六开关晶体管的源极分别接收所述第三数据信
号。
3.根据权利要求2所述的多路选择电路，其特征在于，所述时序线具体
包括：传输第一时序信号的第一时序线、传输第二时序信号的第二时序线、传
输第三时序信号的第三时序线；
所述第一时序线向所述第三开关晶体管的栅极、所述开关电路、所述第五

\t开关晶体管的栅极分别传输所述第一时序信号；所述第二时序线向所述第四开
关晶体管的栅极、所述开关电路、所述第六开关晶体管的栅极分别传输所述第
二时序信号；所述第三时序线向所述开关电路传输所述第三时序信号。
4.根据权利要求3所述的多路选择电路，其特征在于，所述第三时序线
还包括同或门；其中，所述第一时序线与所述同或门的第一输入端连接，所述
第二时序线与所述同或门的第二输入端连接，所述同或门的输出端输出所述第
三时序信号。
5.根据权利要求1所述的多路选择电路，其特征在于，所述开关电路包
括：第一开关和第二开关。
6.根据权利要求5所述的多路选择电路，其特征在于，当所述开关电路接
收的所述控制信号使所述第一开关导通时，在所述时序信号控制下，所述开关
电路通过所述第一开关将所述第二数据信号分时的分别传输至所述第一开关晶
体管和所述第二开关晶体管；
当所述开关电路接收的所述控制信号使所述第二开关导通时，在所述时序
信号控制下，所述开关电路通过所述第二开关将所述第一数据信号传输至所述
第一开关晶体管，以及将所述第三数据信号传输至所述第二开关晶体管。
7.根据权利要求6所述的多路选择电路，其特征在于，所述第一开关和所
述第二开关分别与所述控制线、所述时序线连接，以在所述控制信号和所述时
序信号的控制下导通或截止；所述第一开关还与所述第二数据线连接，以将所
述第二数据信号分时的分别传输至所述第一开关晶体管的源极和所述第二开关
晶体管的源极；所述第二开关还分别与所述第一数据线和所述第三数据线连接，
并将所述第一数据信号传输至第一开关晶体管的源极，以及将所述第三数据信

\t号传输至所述第二开关晶体管的源极。
8.根据权利要求7所述的多路选择电路，其特征在于，所述第一开关包
括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管，
所述第二开关包括：第一N型晶体管、第二N型晶体管、第三N型晶体管、第
四N型晶体管；或者，所述第一开关包括：第一N型晶体管、第二N型晶体管、
第三N型晶体管、第四N型晶体管，所述第二开关包括：第一P型晶体管、第
二P型晶体管、第三P型晶体管、第四P型晶体管；
所述第一开关的4个晶体管的栅极分别接收所述控制信号，所述第二开关
的4个晶体管的栅极分别接收所述控制信号。
9.根据权利要求8所述的多路选择电路，其特征在于，所述开关电路具
体为：第一N型晶体管的漏极和第一P型晶体管的源极分别连接至所述第一开
关晶体管的源极，第二N型晶体管的漏极和第二P型晶体管的源极分别连接至
所述第一开关晶体管的栅极，第三N型晶体管的漏极和第三P型晶体管的源极
分别连接至所述第二开关晶体管的源极，第四N型晶体管的漏极和第四P型晶
体管的源极分别连接至所述第二开关晶体管的栅极；
所述第二N型晶体管的源极、所述第二P型晶体管的漏极、所述第四N型
晶体管的源极、所述第四P型晶体管的漏极分别接收所述时序信号；
当所述第一开关由4个P型晶体管组成，所述第二开关由4个N型晶体管
组成时，所述第一N型晶体管的源极接收所述第一数据信号，所述第一P型晶
体管的漏极和所述第三P型晶体管的漏极分别接收所述第二数据信号，所述第
三N型晶体管的源极接收所述第三数据信号；
当所述第一开关由4个N型晶体管组成，所述第二开关由4个P型晶体管

\t组成时，所述第一P型晶体管的漏极接收所述第一数据信号，所述第一N型晶
体管的源极和所述第三N型晶体管的源极分别接收所述第二数据信号，所述第
三P型晶体管的漏极接收所述第三数据信号。
10.根据权利要求7所述的多路选择电路，其特征在于，所述第一开关包
括：第一P型晶体管、第二P...

【专利技术属性】
技术研发人员：张磊，顾寒昱，王柳，
申请(专利权)人：厦门天马微电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：福建;35