一种支持多路时钟的无毛刺切换电路制造技术

本发明专利技术提供一种支持多路时钟的无毛刺切换电路，包括寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；通过译码电路对时钟选择信号实现独热码形式的译码，将log2N位时钟选择信号转变为N位独热码编码的译码结果，保证了有效时钟使能信号的唯一性和排他性，同时多路互锁电路根据当前输出的时钟使能对译码结果进行处理，若当前输出的时钟使能与译码结果不相等，在首先关闭所有的时钟使能，再将译码结果作为新的时钟使能信号打开对应的时钟，实现时钟信号的无毛刺切换。本发明专利技术可以实现N路输入时钟的无毛刺切换，支持任意的切换顺序，为整体电路的工作模式提供了更强的灵活性。

【技术实现步骤摘要】

本专利技术属于集成电路可靠性领域，涉及无毛刺的时钟切换电路，具体涉及一种支持多路时钟的无毛刺切换电路。
技术介绍
为了实现功耗的智能化管理，时钟切换电路在当代复杂片上系统(SystemonChip，简称SOC)中必不可少。基于时钟切换电路的支持，可以根据工作负载调整SOC中某模块或者子系统的工作频率，从而智能化的降低功耗。如以太网MAC支持10/100/1000M的通信速率，基于不同的通信速率，动态地改变MAC的时钟频率可以最大程度上降低芯片功耗。另外，为了使SOC工作模式更加灵活和丰富，电路也应支持不同频率时钟的切换。专利“一种时钟切换电路”(ZL200710098961.0)、“一种时钟切换电路”(ZL200810067535.5)、“时钟切换电路”(ZL200810068164.2)及“一种时钟切换方法及时钟切换装置”(ZL201010560049.4)等均公开了无毛刺的时钟切换方案，但是上述各种方案仅支持两个时钟的动态切换。专利“一种时钟切换装置”(ZL201410310730.1)提出了一种支持多路时钟的无毛刺切换方案，但是该方案仅仅允许时钟频率从高到低或者从低到高的依次切换，不支持跳跃式的时钟切换。现有技术中的无毛刺时钟切换方案，由于无法避免信号不定态和噪声等对电路的影响，都存在不支持多路时钟的跳跃式无毛刺切换的问题。
技术实现思路
针对现有技术中存在的问题，本专利技术提供一种支持多路时钟的无毛刺切换电路，能够避免信号不定态和噪声等对电路的影响，实现多路时钟的跳跃式无毛刺切换。本专利技术是通过以下技术方案来实现：一种支持多路时钟的无毛刺切换电路，包括寄存器、与门、第一选择器、寄存器组、译码电路、多时钟互锁电路及时钟选择器；寄存器根据系统时钟clk_sys对输入进行采样；输入的时钟切换请求clk_s_req连接至寄存器的D端和与门的一个输入端；寄存器Q端的输出取反后连接与门的另一个输入端；输入的系统时钟clk_sys分别连接至寄存器和寄存器组的clk端；输入的N路时钟输入连接至多时钟互锁电路中的无毛刺时钟管理电路，其中N为正整数；输入的异步复位信号连接至该电路内所有的寄存器复位端；输入的时钟选择信号clk_sel输入至第一选择器的一个输入端；与门的输出端连接至第一选择器的控制端；第一选择器的输出端连接寄存器组的D端，寄存器组的Q端分别连接第一选择器的另一输入端和译码电路的输入端；译码电路输出的N位译码结果clk_pre_en传递给多路时钟互锁电路；多路时钟互锁电路根据N路时钟输入和N位译码结果，将N位时钟信号、监测结果CR和N位关断标志信号clk_gate_s输出至时钟选择器；待监测结果CR为高电平时，时钟选择器据N位关断标志信号clk_gate_s和N位时钟信号的一一对应关系，将N位关断标志信号clk_gate_s内部仅有的一位高电平比特位对应的时钟选通至电路的时钟输出CLK_O。优选的，还包括去噪电路，去噪电路对时钟切换请求clk_s_req进行滤波和同步处理后将其输出连接至寄存器的D端和与门的输入端；去噪电路的输入端还连接系统时钟clk_sys。进一步，所述的去噪电路如果采用软件触发时钟切换请求，则包括第一寄存器和第二寄存器，第一寄存器的输出连接至第二寄存器的输入，时钟切换请求clk_s_req连接至第一寄存器的输入，第二寄存器的输出为去噪电路的输出；系统时钟clk_sys分别连接至第一寄存器和第二寄存器的clk端。进一步，所述的去噪电路如果采用硬件触发时钟切换请求，则包括延迟单元、与门AND、第三寄存器和第四寄存器，其中时钟切换请求clk_s_req连接至延迟单元和与门AND输入端，延迟单元的输出作为与门AND另一个输入；第三寄存器和第四寄存器的连接方式与第一寄存器和第二寄存器相同，并基于系统时钟clk_sys对与门AND的输出进行采样；第三寄存器的输出连接至第四寄存器的输入，与门AND的输出连接至第三寄存器的输入，第四寄存器的输出为去噪电路的输出；系统时钟clk_sys分别连接至第三寄存器和第四寄存器的clk端。优选的，所述的译码电路，根据来自寄存器组位宽为log2N的输入，通过独热码对输入进行译码，得到并输出任意时刻仅有一位高电平的N位译码结果clk_pre_en。优选的，所述的多路互锁电路包括无毛刺管理电路、第一比较器、第二选择器、第三选择器和第二比较器；无毛刺管理电路的输出N位关断标志信号clk_gate_s反馈至第一比较器和第二比较器一个输入端；第一比较器的另一个输入端为全零，输出端连接至第二选择器的控制端；第二比较器的另一个输入端为N位译码结果clk_pre_en，输出连接至第三选择器的控制端；第二选择器的两个输入分别为N位译码结果clk_pre_en和第三选择器的输出端，输出端连接无毛刺管理电路的输入端；第三选择器的一个输入端连接N位译码结果clk_pre_en，另一个输入端为全零。进一步，所述的无毛刺管理电路包括第三比较器和N个时钟关断电路；N路时钟输入信号和与第二选择器的N位输出clk_post_en一一对应的N个时钟关断电路的输入端连接，N个时钟关断电路的输出端连接第三比较器的一个输入端，第三比较器的另一个输入端连接N位输出clk_post_en，第三比较器的输出端输出监测结果CR。进一步，所述的N个时钟关断电路结构相同，且分别对应N路时钟输入中的一路；时钟关断电路包括第一、二、三寄存器和关断与门；时钟输入clk_i连接至第一、二寄存器的时钟输入端和关断与门的一个输入端，时钟输入clk_i取反后连接至第三寄存器的时钟输入端；第一、二、三寄存器依次级联，上一级的输出端连接至下一级寄存器的输入端，第一寄存器的数据输入端为第i位clk_post_en(i)，第三寄存器的数据输出clk_gate_s(i)连接至关断与门的另一个输入端；第三寄存器的数据输出clk_gate_s(i)和关断与门输出clkg_o(i)共同组成时钟关断电路的输出；N个时钟关断电路的输出形成了N位关断标志信号clk_gate_s和N位时钟信号clkg_o；其中i＝0,1,…,N-1。与现有技术相比，本专利技术具有以下有益的技术效果：本专利技术一种支持多路时钟的无毛刺切换电路，通过译码电路对时钟选择信号实现独热码形式的译码，将log2N位时钟选择信号转变为N位独热码编码的译码结果，保证了有效时钟使能信号的唯一性和排他性，为本文档来自技高网...

【技术保护点】
一种支持多路时钟的无毛刺切换电路，其特征在于，包括寄存器(102)、与门(103)、第一选择器(201)、寄存器组(202)、译码电路(203)、多时钟互锁电路(300)及时钟选择器(401)；寄存器(102)根据系统时钟clk_sys对输入进行采样；输入的时钟切换请求clk_s_req连接至寄存器(102)的D端和与门(103)的一个输入端；寄存器(102)Q端的输出取反后连接与门(103)的另一个输入端；输入的系统时钟clk_sys分别连接至寄存器(102)和寄存器组(202)的clk端；输入的N路时钟输入连接至多时钟互锁电路(300)中的无毛刺时钟管理电路(301)，其中N为正整数；输入的异步复位信号连接至该电路内所有的寄存器复位端；输入的时钟选择信号clk_sel输入至第一选择器(201)的一个输入端；与门(103)的输出端连接至第一选择器(201)的控制端；第一选择器(201)的输出端连接寄存器组(202)的D端，寄存器组(202)的Q端分别连接第一选择器(201)的另一输入端和译码电路(203)的输入端；译码电路(203)输出的N位译码结果clk_pre_en传递给多路时钟互锁电路(300)；多路时钟互锁电路(300)根据N路时钟输入和N位译码结果，将N位时钟信号、监测结果CR和N位关断标志信号clk_gate_s输出至时钟选择器(401)；待监测结果CR为高电平时，时钟选择器(401)据N位关断标志信号clk_gate_s和N位时钟信号的一一对应关系，将N位关断标志信号clk_gate_s内部仅有的一位高电平比特位对应的时钟选通至电路的时钟输出CLK_O。...

【技术特征摘要】
1.一种支持多路时钟的无毛刺切换电路，其特征在于，包括寄存器
(102)、与门(103)、第一选择器(201)、寄存器组(202)、译码电路
(203)、多时钟互锁电路(300)及时钟选择器(401)；寄存器(102)根据
系统时钟clk_sys对输入进行采样；
输入的时钟切换请求clk_s_req连接至寄存器(102)的D端和与门
(103)的一个输入端；寄存器(102)Q端的输出取反后连接与门(103)
的另一个输入端；
输入的系统时钟clk_sys分别连接至寄存器(102)和寄存器组(202)
的clk端；
输入的N路时钟输入连接至多时钟互锁电路(300)中的无毛刺时钟管
理电路(301)，其中N为正整数；
输入的异步复位信号连接至该电路内所有的寄存器复位端；
输入的时钟选择信号clk_sel输入至第一选择器(201)的一个输入端；
与门(103)的输出端连接至第一选择器(201)的控制端；第一选择器
(201)的输出端连接寄存器组(202)的D端，寄存器组(202)的Q端分
别连接第一选择器(201)的另一输入端和译码电路(203)的输入端；译码
电路(203)输出的N位译码结果clk_pre_en传递给多路时钟互锁电路
(300)；
多路时钟互锁电路(300)根据N路时钟输入和N位译码结果，将N
位时钟信号、监测结果CR和N位关断标志信号clk_gate_s输出至时钟选择
器(401)；待监测结果CR为高电平时，时钟选择器(401)据N位关断标
志信号clk_gate_s和N位时钟信号的一一对应关系，将N位关断标志信号
clk_gate_s内部仅有的一位高电平比特位对应的时钟选通至电路的时钟输出
CLK_O。
2.根据权利要求1所述的一种支持多路时钟的无毛刺切换电路，其特征

\t在于，还包括去噪电路(101)，去噪电路(101)对时钟切换请求clk_s_req
进行滤波和同步处理后将其输出连接至寄存器(102)的D端和与门
(103)的输入端；去噪电路(101)的输入端还连接系统时钟clk_sys。
3.根据权利要求2所述的一种支持多路时钟的无毛刺切换电路，其特征
在于，所述的去噪电路(101)如果采用软件触发时钟切换请求，则包括第
一寄存器(1011)和第二寄存器(1012)，第一寄存器(1011)的输出连接
至第二寄存器(1012)的输入，时钟切换请求clk_s_req连接至第一寄存器
(1011)的输入，第二寄存器(1012)的输出为去噪电路(101)的输出；
系统时钟clk_sys分别连接至第一寄存器(1011)和第二寄存器(1012)的
clk端。
4.根据权利要求2所述的一种支持多路时钟的无毛刺切换电路，其特征
在于，所述的去噪电路(101)如果采用硬件触发时钟切换请求，则包括延
迟单元(1013)、与门AND(1014)、第三寄存器(1013)和第四寄存器
(1014)，其中时钟切换请求clk_s_req连接至延迟单元(1013)和与门
AND(1014)输入端，延迟单元(1013)的输出作为与门AND(1014)另
一个输入；第三寄存器(1013)和第四寄存器(1014)的连接方式与第一寄
存器(1011)和第二寄存器(1012)相同，并基于系统时钟clk_sys对与门
AND(1014)的输出进行采样；第三寄存...

【专利技术属性】
技术研发人员：陈庆宇，马徐瀚，曹天骄，赵坤鹏，吴龙胜，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：发明
国别省市：陕西;61