一种基于主动链接备份数据的具有容错结构的处理器及容错方法技术

本发明专利技术公开了一种基于主动链接备份数据的处理器容错结构及方法，包括五级流水结构、流水控制模块、校验码编码模块、PC寄存器及增强型寄存器文件REF；该容错结构对源操作数和目标操作数进行动态监测，若源操作数和目标操作数相等且存储地址不同，则为两者建立备份链接，并将链接关系存储在增强型寄存器文件REF中；指令执行过程中同时对源操作数及源、目标操作数的链接关系进行读取，若某个源操作数出现错误时，则利用其对应的备份链接关系，读取与源操作数相同的备份数据进行后续的处理器操作。本发明专利技术公开的处理器结构通过动态维护数据备份链接关系表，充分利用了不同寄存器单元中的数据冗余备份，提高了处理器的可靠性。

Processor fault tolerance structure and method based on active link backup data

The invention discloses a processor fault-tolerant structure and method of active link backup based on the data, including the five stage pipeline structure, flow control module, encoding module, PC checksum register and enhanced register file REF; the fault tolerant structure of the source and destination operandsproducing dynamic monitoring, if the source operand and the target operation the number of equal and different memory addresses, it is both a backup link and link between enhanced REF stored in the register file; the instruction execution process at the same time the source operand and the source and destination operand link relationship to read, if a source operand error occurs, with its corresponding backup links, read and source backup data is the same as the number of subsequent processor operation. The processor structure of the invention has the advantages of improving the reliability of the processor by dynamically maintaining the data backup link table, making full use of the data redundancy backup in different register units.

【技术实现步骤摘要】

本专利技术属于微处理器可靠性领域，涉及一种体系结构级的容错结构及方法，具体涉及一种基于主动链接备份数据的处理器容错结构及方法。
技术介绍
寄存器文件作为高速缓存和处理器功能部件之间的数据暂存结点，具有数据保存时间长和被访问的频率高两个显著特点，上述特点不但增加了寄存器文件内部数据的单粒子翻转概率，而且加快了错误数据在处理器内的传播，从而极易导致系统任务的失败，因此寄存器文件是处理器内部对单粒子效应最敏感的存储结构之一。为了提高寄存器文件中数据的可靠性，目前的主要方案包括：(1)基于全定制的方法设计抗辐照的寄存器文件，具体可参考文献《一种10读6写寄存器文件的抗辐射加固设计》和《32×32位三端口寄存器堆的加固设计》等；(2)对寄存器文件中的数据采用EDAC编码，具体可参考文献《一种针对SEU的同步纠错流水线设计》、《Aradiationhardenedbydesignregisterfilewithlightweighterrordetectionandcorrection》及专利号为ZL200510043107.5的专利《微处理器的整数单元中五级容错流水结构的实现方法》等；(3)利用空闲资源实现敏感数据的备份，该方案属于近年的研究热点，具体可参考文献《Usingregisterlifetimepredictionstoprotectregisterfilesagainstsofterrors》、《Increasingregisterfileimmunitytotransienterrors》、《AnefficienttechniquetotolerateMBUfaultsinregisterfileofembeddedprocessors》等。方案(1)的开发过程需要建模提参和优化迭代，周期较长，而且抗辐照结构不可避免的引入额外的功耗和访问延时；一旦寄存器文件中的错误累计超过EDAC的纠检错能力，基于方案(2)的保护机制则失去作用；而方案(3)致力于开发寄存器文件内部的空闲存储资源，利用空闲资源对敏感数据进行备份，然而开发、利用空闲资源的代价相对较大，通常导致处理器性能降低、功耗增加等。方案(1)、(2)和(3)均未考虑不同的寄存器文件单元中的数据相同时的情况，即未考虑寄存器文件中的数据存在冗余备份时的情况。
技术实现思路
针对现有技术中存在的问题，本专利技术提供一种基于主动链接备份数据的处理器容错结构及方法。当处理器内部检测到ALU的输入源操作数和输出目标操作数一致且两者在寄存器文件中的存储地址不同时，则在两者之间建立链接，这种链接使两者互为备份，当其中任意一份数据出现异常或者错误时，使用另一份数据完成后续的处理器操作。本专利技术是通过以下技术方案来实现：一种基于主动链接备份数据的处理器容错结构，包括五级流水结构、流水控制模块、校验码编码模块、PC寄存器及增强型寄存器文件REF；五级流水结构包括取指模块IF、译码模块ID、执行模块EX、存储访问模块MA、自适应回写模块AWB及四组级间寄存器；五级流水结构中的五个模块通过级间寄存器FD、级间寄存器DE、级间寄存器EM和级间寄存器MW依次相连，其中取指模块IF位于五级流水结构首位，自适应回写模块AWB在末尾；自适应回写模块AWB的输出副本查询控制信号连接至译码模块ID，用于实现异常情况下源操作数的副本查询；自适应回写模块AWB的输出连接至PC寄存器的输入，用于实现处理器异常模式下指令PC的写操作；PC寄存器的输出指令PC连接至取指模块IF；PC寄存器的输出和副本查询控制信号共同实现处理器对冗余备份数据的查询、读取及使用；流水控制模块与级间寄存器FD、DE、EM和MW的使能端相连，用于根据处理器状态使能或禁止级间寄存器的采样；校验码编码模块根据纠检错编码规则，对输入数据进行编码，输出为输入数据及其校验码；校验码编码模块的输入来自自适应回写模块AWB，输出连接至增强型寄存器文件REF的写端口；增强型寄存器文件ERF具有四写五读共九个端口，每个端口均包含实现读写必须的控制信号；所有的读端口均与译码模块ID连接；译码模块ID首先检测其输入副本查询控制信号中的信号查询标志位是否有效；译码模块ID将五个读端口的反馈信息，副本查询控制信号中的信息及其它信息向级间寄存器DE传递；所述五个读端口的反馈信息包括第一、第二源操作数及校验码SP1、SP2，第一、第二源操作数副本信息SC1、SC2和目标操作数副本信息DC；级间寄存器DE在流水控制模块控制下，将上述译码模块ID的输出寄存后，输出至执行模块EX；执行模块EX包括具有检测和比较能力的增强型ALU，根据输入的第一、第二源操作数及校验码SP1、SP2对源操作数的正确性进行校验；同时根据第一、第二源操作数进行算术或逻辑运算得到作为运算结果的目标操作数，最终比较第一、第二源操作数和目标操作数是否相等，当数据相等且存储地址不同时，则输出支持备份的比较结果，否则输出不支持备份的比较结果；执行模块EX将第一、第二源操作数的两个比较结果CRA和CRB、目标操作数及其它未经处理的输入进一步输出至级间寄存器EM；级间寄存器EM在流水控制模块控制下，将上述执行模块EX的输出寄存后，输出至存储访问模块MA；存储访问模块MA，完成访问存存储器的操作，并向级间寄存器MW进一步传递该模块的输入；级间寄存器MW在流水控制模块控制下，将上述存储访问模块MA的输出寄存后，输出至自适应回写模块AWB；自适应回写模块AWB完成处理器内部的写操作，当源操作数不正确时，将目前指令的PC写入PC寄存器，同时对副本查询控制信号进行设置；当无异常存在时，完成增强型寄存器文件ERF的写操作。优选的，增强型寄存器文件ERF，包括数据寄存器文件和控制寄存器文件，两者存储单元的个数相同且一一对应，但是位宽不同；数据寄存器文件存储指令的操作数及其校验码，以及增强型寄存器文件ERF的其中三个端口由数据寄存器文件单独使用；控制寄存器文件存储备份数据的链接信息包括副本地址和标志位，副本标志位指示当前访问的操作数是否存在备份数据，副本地址指示备份数据在数据寄存器文件的存储地址；增强型寄存器文件ERF的其余六个端口由控制寄存器文件单独使用。进一步，数据寄存器文件存储指令的操作数包括计算所需的源操作数和计算完成后的目标操作数。进一步，增强型寄存器文件ERF的其中三个端口为目标操作数本文档来自技高网...

【技术保护点】
一种基于主动链接备份数据的处理器容错结构，其特征在于，包括五级流水结构、流水控制模块、校验码编码模块、PC寄存器及增强型寄存器文件REF；五级流水结构包括取指模块IF、译码模块ID、执行模块EX、存储访问模块MA、自适应回写模块AWB及四组级间寄存器；五级流水结构中的五个模块通过级间寄存器FD、级间寄存器DE、级间寄存器EM和级间寄存器MW依次相连，其中取指模块IF位于五级流水结构首位，自适应回写模块AWB在末尾；自适应回写模块AWB的输出副本查询控制信号连接至译码模块ID，用于实现异常情况下源操作数的副本查询；自适应回写模块AWB的输出连接至PC寄存器的输入，用于实现处理器异常模式下指令PC的写操作；PC寄存器的输出指令PC连接至取指模块IF；PC寄存器的输出和副本查询控制信号共同实现处理器对冗余备份数据的查询、读取及使用；流水控制模块与级间寄存器FD、DE、EM和MW的使能端相连，用于根据处理器状态使能或禁止级间寄存器的采样；校验码编码模块根据纠检错编码规则，对输入数据进行编码，输出为输入数据及其校验码；校验码编码模块的输入来自自适应回写模块AWB，输出连接至增强型寄存器文件REF的写端口；增强型寄存器文件ERF具有四写五读共九个端口，每个端口均包含实现读写必须的控制信号；所有的读端口均与译码模块ID连接；译码模块ID首先检测其输入副本查询控制信号中的信号查询标志位是否有效；译码模块ID将五个读端口的反馈信息，副本查询控制信号中的信息及其它信息向级间寄存器DE传递；所述五个读端口的反馈信息包括第一、第二源操作数及校验码SP1、SP2，第一、第二源操作数副本信息SC1、SC2和目标操作数副本信息DC；级间寄存器DE在流水控制模块控制下，将上述译码模块ID的输出寄存后，输出至执行模块EX；执行模块EX包括具有检测和比较能力的增强型ALU，根据输入的第一、第二源操作数及校验码SP1、SP2对源操作数的正确性进行校验；同时根据第一、第二源操作数进行算术或逻辑运算得到作为运算结果的目标操作数，最终比较第一、第二源操作数和目标操作数是否相等，当数据相等且存储地址不同时，则输出支持备份的比较结果，否则输出不支持备份的比较结果；执行模块EX将第一、第二源操作数的两个比较结果CRA和CRB、目标操作数及其它未经处理的输入进一步输出至级间寄存器EM；级间寄存器EM在流水控制模块控制下，将上述执行模块EX的输出寄存后，输出至存储访问模块MA；存储访问模块MA，完成访问存存储器的操作，并向级间寄存器MW进一步传递该模块的输入；级间寄存器MW在流水控制模块控制下，将上述存储访问模块MA的输出寄存后，输出至自适应回写模块AWB；自适应回写模块AWB完成处理器内部的写操作，当源操作数不正确时，将目前指令的PC写入PC寄存器，同时对副本查询控制信号进行设置；当无异常存在时，完成增强型寄存器文件ERF的写操作。...

【技术特征摘要】
1.一种基于主动链接备份数据的处理器容错结构，其特征在于，包括五
级流水结构、流水控制模块、校验码编码模块、PC寄存器及增强型寄存器
文件REF；
五级流水结构包括取指模块IF、译码模块ID、执行模块EX、存储访
问模块MA、自适应回写模块AWB及四组级间寄存器；五级流水结构中的
五个模块通过级间寄存器FD、级间寄存器DE、级间寄存器EM和级间寄
存器MW依次相连，其中取指模块IF位于五级流水结构首位，自适应回写
模块AWB在末尾；
自适应回写模块AWB的输出副本查询控制信号连接至译码模块ID，
用于实现异常情况下源操作数的副本查询；自适应回写模块AWB的输出连
接至PC寄存器的输入，用于实现处理器异常模式下指令PC的写操作；PC
寄存器的输出指令PC连接至取指模块IF；PC寄存器的输出和副本查询控
制信号共同实现处理器对冗余备份数据的查询、读取及使用；
流水控制模块与级间寄存器FD、DE、EM和MW的使能端相连，用于
根据处理器状态使能或禁止级间寄存器的采样；
校验码编码模块根据纠检错编码规则，对输入数据进行编码，输出为输
入数据及其校验码；校验码编码模块的输入来自自适应回写模块AWB，输
出连接至增强型寄存器文件REF的写端口；
增强型寄存器文件ERF具有四写五读共九个端口，每个端口均包含实
现读写必须的控制信号；所有的读端口均与译码模块ID连接；
译码模块ID首先检测其输入副本查询控制信号中的信号查询标志位是
否有效；译码模块ID将五个读端口的反馈信息，副本查询控制信号中的信
息及其它信息向级间寄存器DE传递；所述五个读端口的反馈信息包括第
一、第二源操作数及校验码SP1、SP2，第一、第二源操作数副本信息
SC1、SC2和目标操作数副本信息DC；
级间寄存器DE在流水控制模块控制下，将上述译码模块ID的输出寄
存后，输出至执行模块EX；
执行模块EX包括具有检测和比较能力的增强型ALU，根据输入的第
一、第二源操作数及校验码SP1、SP2对源操作数的正确性进行校验；同时
根据第一、第二源操作数进行算术或逻辑运算得到作为运算结果的目标操作
数，最终比较第一、第二源操作数和目标操作数是否相等，当数据相等且存
储地址不同时，则输出支持备份的比较结果，否则输出不支持备份的比较结
果；执行模块EX将第一、第二源操作数的两个比较结果CRA和CRB、目
标操作数及其它未经处理的输入进一步输出至级间寄存器EM；
级间寄存器EM在流水控制模块控制下，将上述执行模块EX的输出寄
存后，输出至存储访问模块MA；
存储访问模块MA，完成访问存存储器的操作，并向级间寄存器MW
进一步传递该模块的输入；
级间寄存器MW在流水控制模块控制下，将上述存储访问模块MA的
输出寄存后，输出至自适应回写模块AWB；
自适应回写模块AWB完成处理器内部的写操作，当源操作数不正确
时，将目前指令的PC写入PC寄存器，同时对副本查询控制信号进行设
置；当无异常存在时，完成增强型寄存器文件ERF的写操作。
2.根据权利要求1所述的一种基于主动链接备份数据的处理器容错结
构，其特征在于，所述的增强型寄存器文件ERF，包括数据寄存器文件和
控制寄存器文件，两者存储单元的个数相同且一一对应，但是位宽不同；数
据寄存器文件存储指令的操作数及其校验码，以及增强型寄存器文件ERF
的其中三个端口由数据寄存器文件单独使用；控制寄存器文件存储备份数据
的链接信息包括副本地址和标志位，副本标志位指示当前访问的操作数是否
存在备份数据，副本地址指示备份数据在数据寄存器文件的存储地址；增强

\t型寄存器文件ERF的其余六个端口由控制寄存器文件单独使用。
3.根据权利要求2所述的一种基于主动链接备份数据的处理器容错结
构，其特征在于，数据寄存器文件存储指令的操作数包括计算所需的源操作
数和计算完成后的目标操作数。
4.根据权利要求2所述的一种基于主动链接备份数据的处理器容错结
构，其特征在于，增强型寄存器文件ERF的其中三个端口为目标操作数数
据写端口WD、第一源操作数数据读端口RS1和第二源操作数数据读端口
RS2；增强型寄存器文件ERF的其余六个端口为第一源操作数控制信息读
端口RCS1、第二源操作数控制信息读端口RCS2、目标操作数控制信息读
端口RCD、目标操作数控制信息写端口WCD、第一源操作数控制信息写端
口WCS1及第二源操作数控制信息写端口WCS2。
5.根据权利要求1所述的一种基于主动链接备份数据的处理器容错结
构，其...

【专利技术属性】
技术研发人员：陈庆宇，马徐瀚，曹天骄，赵坤鹏，吴龙胜，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：发明
国别省市：陕西;61