无毛刺可编程时钟整形器制造技术

在一个实施例中，微处理器包括一个或多个处理核心。至少一个处理核心包括经配置以接收时钟输入信号的时钟整形电路。时钟整形电路包括经配置以选择性地延迟时钟输入信号上升沿的上升沿偏移逻辑和经配置以独立于对上升沿的调整来选择性地延迟时钟输入信号下降沿的下降沿偏移逻辑。

【技术实现步骤摘要】
无毛刺可编程时钟整形器
技术介绍
通常在计算系统中，时钟信号用来定义用于同步部件之间的数据的操作和活动的时间基准。时钟分配网络在整个计算系统内从公共点到各个部件分配时钟信号。可以在整个时钟分配网络内采用可编程延迟线和修改时钟信号的各种电路以插入时钟延迟以及用其他方式修改时钟信号来匹配不同部件之间的正时(timing)。作为ー个示例，图1示出了可以用在计算系统中的时钟整理器(trimmer)电路100。时钟整理器电路100是基于施加到时钟输入信号(CKIN) 104的整理值(TRM_VALUE)102可编程的以改变施加到时钟输入信号104的延迟量。使用级联2输入反相多路复用器106改变延迟。特别地，级联多路复用器106中的第一多路复用器接收时钟输入信号104作为两个输入中的每ー个。级联多路复用器106中接下来的多路复用器的每ー个均接收前ー个多路复用器的输出作为ー个输入而时钟输入信号104作为另ー个输入。整理值102由解码器108解码以为级联多路复用器106中多路复用器的每ー个提供选择信号。经解码的整理值控制哪些多路复用器选择从级联多路复用器106中的ー个多路复用器传递到下ー个的级联时钟值，以便控制施加到时钟输入信号104的延迟量。从时钟整理器电路100输出的时钟输出信号(CKOUT) 110相对于时钟输入信号104偏移(skew) 了通过级联多路复用器106施加的延迟量。为了更精细的粒度控制，实现反相多路复用器以减小多路复用器之间的延迟步(st印)长。在一些情况下，经延迟的时钟信号可以反相，并且在输出之前由级联多路复用器106中的最后的多路复用器校正经延迟的时钟信号的极性。有各种与这一方法相关联的问题和局限性。例如，时钟整理器电路100仅经配置以联动(1ck-St印)地将延迟添加到时钟输入信号104的上升沿和下降沿使得占空比是固定的。換言之，时钟输入信号的上升沿和下降沿不可独立编程。这ー特征导致计算系统的性能速度的整体下降，因为在ー些条件下由联动延迟减慢了时钟频率。附图说明图1示意性地示出了现有技术时钟整理器电路。图2示意性地示出了计算系统的实施例。图3示意性地示出了上升沿偏移逻辑的实施例。图4示意性地示出了下降沿偏移逻辑的实施例。图5示意性地示出了时钟整形电路的实施例。图6示意性地示出了包括可变负载通路门(pass-gate)的上升沿偏移逻辑的实施例。图1示意性地示出了经配置以实施时钟门控的上升沿偏移逻辑的另ー实施例。图8示意性地示出了级联的多个时钟整形电路。图9示出了用于在微处理器中动态整形时钟信号的方法的实施例。具体实施方式本公开提出了用于在可以称为“无毛刺”的时钟整形中，在不生成毛刺的情况下动态地整形时钟信号的新颖的微处理器架构和方法。更具体地，本公开涉及经配置以独立地调整时钟信号路径的上升沿和/或下降沿的时钟整形电路。换言之，时钟整形电路经配置以选择性地调整时钟信号的上升沿延迟、下降沿延迟或者上升沿延迟和下降沿延迟。可编程时钟整形电路使在不停止时钟源的操作的情况下时钟信号的实时重新编程成为可能。这样的独立信号整形功能可以有利地用来在硅生产之后(即流片之后)在电路中调试时钟信号路径以提高计算系统速度、效率和性能。图2示意性地示出了计算系统200的实施例。计算系统200包括微处理器202。在所不出的实施例中，微处理器202是包括多个处理核心204的多核微处理器。然而,在一些实施例中，微处理器200可以仅包括单个处理核心。时钟源206经配置以生成定义时间基准来同步计算系统200内的数据活动的时钟信号。时钟分配网络208 (例如时钟树)将时钟信号从时钟源206分配到多个处理核心204中的每一个。在所不出的实施例中，多个处理核心中的每一个均包括时钟整形电路210。在一些实施例中，多个处理核心204中的一个或多个可以包括多于一个的时钟整形电路。在一些实施例中，多个处理核心204中的一个或多个可以不包括时钟整形电路。例如，在一些实施例中，时钟整形电路可以放置在时钟源206和多个处理核心204之间的时钟分配网络208中以将时钟信号提供给多于一个的处理核心。注意时钟整形电路在微处理器中的使用仅仅是一个示例，并且应该理解时钟整形电路可以利用在具有时钟信号的任意数字芯片(例如，数字信号处理芯片、存储器模块等等)中。此外，应该理解在数字芯片中可以实现任意合适数量的时钟整形电路。时钟整形电路210经配置以接收起源于时钟源206的时钟输入信号。时钟整形电路210包括上升沿偏移逻辑212和下降沿偏移逻辑214。上升沿偏移逻辑212经配置以选择性地延迟时钟输入信号的上升沿。下降沿偏移逻辑214经配置以独立于对上升沿的调整来选择性地延迟时钟输入信号的下降沿。时钟整形电路210经配置以输出相对于时钟输入信号选择性地发生偏移的时钟输出信号。时钟整形电路210经配置以取决于操作条件使时钟输出信号相对于时钟输入信号不同地发生偏移。在一些情况下，时钟整形电路210通过经由上升沿偏移逻辑212将上升延迟量添加到时钟输入信号的上升沿来使时钟输出信号相对于时钟输入信号发生偏移。例如，可以在后硅(post-silicon)调试期间确定处理操作实际上可以花费比从微处理器202的设计所预期的更少的时间来完成。因为处理操作比预期花费更少的时间，时钟整形电路210可以动态地延迟时钟信号的上升沿以缩短时钟信号的占空比。为缩短占空比所做出的延迟调整可以提高时钟信号的速度路径的性能。进一步，在一些实现方案中，在处理操作完成之后剩余的时间可以借用给其他操作，诸如用于不同的流水线阶段和/或用于阶段之间坐坐寸寸ο在一些情况下，时钟整形电路210通过经由下降沿偏移逻辑214将下降延迟量添加到时钟输入信号的下降沿来使时钟输出信号相对于时钟输入信号发生偏移。例如，可以在后硅调试期间确定处理操作实际上可以花费比从微处理器202的设计所预期的更多的时间来完成。因为处理操作比预期花费更多的时间，时钟整形电路210可以动态地延迟时钟信号的下降沿以延长时钟信号的占空比来允许操作在时钟周期内完成。为延长占空比所做出的延迟调整可以减少时钟信号的速度路径中的不确定性并使微处理器更强健。在一些情况下，时钟整形电路210通过经由上升沿偏移逻辑212将上升延迟量添加到时钟输入信号的上升沿并且经由下降沿偏移逻辑214将下降延迟量添加到时钟输入信号的下降沿来使时钟输出信号相对于时钟输入信号发生偏移。例如，为了在多个处理核心204中的两个或更多个之间匹配时钟插入延迟，时钟整形电路210可以通过将延迟添加到时钟信号的上升沿和下降沿二者来使时钟输入信号发生偏移。在一些情况下,时钟整形电路210不使时钟输出信号相对于时钟输入信号发生偏移。換言之，在一些情况下，时钟整形电路210不将实质的上升延迟添加到时钟输入信号的上升沿或不将实质的下降延迟添加到时钟输入信号的下降沿，或者延迟实质上是O。正如上面所提到的，应该理解时钟整形电路210可以用于以任意合适的方式修改微处理器202的时钟信号。在一些实现方案中，时钟整形电路可以用于静态地匹配两个处理核心之间的时钟插入延迟。在一些实现方案中，时钟整形电路可以用作本地时钟树的一部分以匹配逻辑部件216之间的正吋。注意在不脱离本公开的范围的情况下，时钟整形电本文档来自技高网...

【技术保护点】
一种微处理器，包含：一个或多个处理核心；以及所述一个或多个处理核心内的时钟整形电路，其经配置以接收时钟输入信号，所述时钟整形电路包括：上升沿偏移逻辑，经配置以选择性地延迟所述时钟输入信号的上升沿；以及下降沿偏移逻辑，经配置以独立于对所述上升沿的调整来选择性地延迟所述时钟输入信号的下降沿，其中所述时钟整形电路经配置以输出相对于所述时钟输入信号选择性地发生偏移的时钟输出信号，使得所述时钟输出信号的上升沿包括上升延迟量、所述时钟输出信号的下降沿包括下降延迟量、或者所述时钟输出信号的所述上升沿包括上升延迟量并且所述时钟输出信号的所述下降沿包括下降延迟量。

【技术特征摘要】
2011.11.03 US 13/288,8041.一种微处理器，包含: 一个或多个处理核心；以及 所述ー个或多个处理核心内的时钟整形电路，其经配置以接收时钟输入信号，所述时钟整形电路包括: 上升沿偏移逻辑，经配置以选择性地延迟所述时钟输入信号的上升沿；以及 下降沿偏移逻辑，经配置以独立于对所述上升沿的调整来选择性地延迟所述时钟输入信号的下降沿，其中所述时钟整形电路经配置以输出相对于所述时钟输入信号选择性地发生偏移的时钟输出信号，使得所述时钟输出信号的上升沿包括上升延迟量、所述时钟输出信号的下降沿包括下降延迟量、或者所述时钟输出信号的所述上升沿包括上升延迟量并且所述时钟输出信号的所述下降沿包括下降延迟量。2.根据权利要求1所述的微处理器，其中所述时钟输入信号由所述时钟整形电路发生偏移以匹配所述多个处理核心中的两个或更多个之间的时钟插入延迟。3.根据权利要求1所述的时钟整形电路，其中所述上升沿偏移逻辑经配置以动态地改变所述上升延迟量以及所述下降沿偏移逻辑经配置以动态地改变所述下降延迟量。4.根据权利要求2所述的时钟整形电路，其中所述上升延迟量根据多个缓冲器动态地改变以及所述下降延迟量根据多个缓冲器动态地改变。5.根据权利要求1所述的时钟整形电路，其中所述上升沿偏移逻辑包括(i)串联耦合的多个缓冲器，其中所述多个缓 冲器中的第一缓冲器经配置以接收所述时钟输入信号；以及(ii)包含多个输入线、输出线和经配置以选择所述多个输入线之一来发送到所述输出线的选择线的第一多路复用器，其中所述多个缓冲器的每ー个的输出均耦合到所述多个输入线之一，并且所述选择线经配置以接收时钟延迟信号，所述时钟延迟信号经配置以选择传递到所述输出线的所述上升延迟量，以及其中所述下降沿偏移逻辑包括(i)串联耦合的多个缓冲器，其中所述多个缓冲器中的第一缓冲器经配置以接收所述时钟输入信号；以及(ii)包含多个输入线、输出线和经配置以选择所述多个输入线之一来发送到所述输出线的选择线的第二多路复用器，其中所述多个缓冲器的每ー个的输出均耦合到所述多个输入线之一，并且所述选择线经配置以接收时钟延迟信号，所述时钟延迟信号经配置以选择传递到所述输出线的所述下降延迟量。6.根据权利要求5所述的时钟整形电路，其中所述第一多路复用器的所述多个输入线之ー耦合到电源，并且当所述时钟延迟信号指示不延迟所述时钟输出信号的所述上升沿时，所述选择线经配置以选择耦合到所述电源的所述输入线；以及 其中所述第二多路复用器的所述多个输入线之一耦合到地，并且当所述时钟延迟信号指示不延迟所述时钟输出信号的所述下降沿时，所述选择线经配置以选择耦合到地的所述输入线。7.根据权利要求1所述的微处理器，其中所述时钟整形电路是第一时钟整形电路以及所述ー个或多个处理核心进ー步包含: 第二时钟整形电路，与所述第一时钟整形电路级联，其经配置以通过进ー步増加所述时钟输出信号的所述上升延迟量、进ー步増加所述时钟输出信号的所述下降延迟量、或者进ー步増加所述时钟输出信号的所述上升延迟量并且进一步增加所述时钟输出信号的所述下降延迟量，来使所述时钟输出信号相对于所述时钟输入信号选择性地发生偏移。8.根据权利要求7所述的微处理器，其中所述第二时钟整形电路具有区别于所述第一时钟整形电路的用于改变所述上升延迟量和所述下降延迟量的延迟步长。9.一种用于动态地整形数字电路中的时钟输入信号的方法，包含: 在所述数字电路的操作期间，接收时钟输入信号； 在不停止所述数字电路的操作的情况下延迟所述时钟输入信号的上升沿和下降沿中的一个或对二者均加以延迟，其中独立于对所述上升沿的调整而选择性地延迟所述下降沿；以及 输出相对于所述时钟输入信号发生偏移的时钟输出信号，使得所述时钟输出信号的上升沿包括上升延迟量、所述时钟输出信号的下降沿包括下降延迟量、或者所述上升沿包括上升延迟量并且所述下降沿包括下降延迟量。10.根据权利要求9所述的方法，其中调整所述时钟输出信号的所述上升沿或所述时钟输出信号的所述下降沿中的一个或对二者均加以调整，以调整所述时钟输入信号的占空比。11.根据权利要求9所述的方法，其中基于在所述时钟输入信号上升之前被锁存并被保持直到所述时钟输入信号下降的时钟延迟...

【专利技术属性】
技术研发人员：C·K·李，
申请(专利权)人：辉达公司，
类型：发明
国别省市：