具有高抖动容忍和快速锁相的时钟和数据恢复制造技术

公开了用于从数据输入信号中恢复时钟和数据的系统和方法，所述系统和方法利用所述数据输入信号对多个时钟相位信号进行采样，以确定所述数据输入信号与所述时钟相位信号之间的定时关系，并使用所确定的定时关系选择所述时钟相位信号中的一个时钟相位信号，以用于对所述数据输入信号进行采样以产生恢复出的数据。CDR可包括毛刺抑制模块，以抑制所述时钟输出信号上可能由数据输入信号上的大量瞬时抖动引起的毛刺。使用这些方法的时钟和数据恢复电路(CDR)可快速地锁定到新的数据输入信号，并且当所述数据输入信号上存在大量的瞬时定时抖动时可以可靠地接收数据。

Clock and data recovery with high jitter tolerance and fast phase lock

A system and method for clock and data recovery signal from the input data is disclosed, the system and method of using the data input signal is sampled on a plurality of clock phase signal, to determine the relationship between the timing of the data input signal and the clock signal phase, a phase clock signal selection and timing relationship identified by the use of the clock phase signal, for the data input signal is sampled to generate the recovered data. The CDR may include a glitch suppression module to suppress glitches that may be caused by a large number of instantaneous jitter on the data input signal. Use the method of clock and data recovery circuit (CDR) can be quickly locked to the data input signal of new, and when there is a large number of instantaneous timing jitter of the data input signal can reliably receive data.

【技术实现步骤摘要】
【国外来华专利技术】领域本专利技术涉及电子电路，尤其涉及具有高抖动容忍和快速锁相的时钟和数据恢复电路。背景在电子系统中高速串行通信链路的使用持续增加。高速串行通信链路可根据各种标准操作，诸如，通用串行总线(USB)、高清多媒体接口(HDMI)、串行高级技术附连(SATA)、以及高速外围组件互连(PCIe)接口。时钟和数据恢复电路(CDR)用于从串行通信链路中恢复数据并恢复表明数据的定时的时钟。在一些系统中(例如，USB)，串行数据可具有大量瞬时的定时抖动。在一些抖动条件下，现有的CDR会产生误差(例如，恢复出的数据是不正确的)。现有的CDR还会展现缓慢的对输入数据的初始锁定。一些现有的CDR已包括复杂的电路以尝试处理定时抖动。概述在一个方面中，提供了一种用于使用时钟相位信号从串行数据输入信号中恢复时钟和数据的电路，所述数据输入信号包含串行数据流，所述时钟相位信号以大致与所述数据输入信号的数据速率匹配的频率振荡，并且所述时钟相位信号在相位上相等地间隔。所述电路包括：相位采样器模块，其被配置成：在数据输入信号的边沿上对时钟相位信号的值进行采样；相位调节模块，其被配置成：评估所述时钟相位信号的采样值，以确定所述数据输入信号与所述时钟相位信号之间的定时关系；相位选择模块，其被配置成：基于由所述相位调节模块确定的所述数据输入信号与所述时钟相位信号之间的定时关系，使用所述时钟相位信号来产生时钟输出信号；以及数据采样器，其被配置成：通过在所述时钟输出信号的边沿上对所述数据输入信号进行采样，来产生数据输出信号。在一个方面中，提供了一种用于从数据输入信号中恢复时钟和数据的方法。所述方法包括：在所述数据输入信号的边沿上对时钟相位信号的值进行采样；评估所述时钟相位信号的采样值，以确定所述数据输入信号与所述时钟相位信号之间的定时关系；基于所述数据输入信号与所述时钟相位信号之间所确定的定时关系，使用所述时钟相位信号来产生时钟输出信号；以及在所述时钟输出信号的边沿上对所述数据输入信号进行采样，以产生数据输出信号。在一个方面中，提供了一种用于从数据输入信号中恢复时钟和数据的设备。所述设备包括：用于在所述数据输入信号的边沿上对时钟相位信号的值进行采样的装置；用于评估所述时钟相位信号的采样值，以确定所述数据输入信号与所述时钟相位信号之间的定时关系的装置；用于基于所述数据输入信号与所述时钟相位信号之间所确定的定时关系，使用所述时钟相位信号来产生时钟输出信号的装置；以及用于在所述时钟输出信号的边沿上对所述数据输入信号进行采样，以产生数据输出信号的装置。本专利技术的其它特征和优点将从通过示例解说本专利技术的诸方面的以下描述而变得明了。附图简述本专利技术的细节(就其结构和操作两者而言)可通过研究所附的附图来部分收集，其中类似的附图标记指代类似的部分，并且其中：图1是时钟和数据恢复电路的功能框图；图2是根据现已公开的一实施例的时钟和数据恢复电路的功能框图；图3是解说图2的时钟和数据恢复电路的操作的波形图；图4是根据现已公开的一实施例的另一个时钟和数据恢复电路的功能框图；图5是解说图4的时钟和数据恢复电路的操作的波形图；图6是根据现已公开的一实施例的另一个时钟和数据恢复电路的功能框图。图7是根据现已公开的一实施例的另一个时钟和数据恢复电路的示意图；图8是根据现已公开的一实施例的脉冲发生器模块的示意图；图9是解说图7的时钟和数据恢复电路的操作的波形图；图10是根据现已公开的一实施例的用于时钟和数据恢复的过程的流程图。详细描述以下结合附图阐述的详细描述旨在作为对各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以简化形式示出公知的结构和组件从而避免湮没此类概念。图1是时钟和数据恢复电路(CDR)的功能框图。CDR接收数据输入信号(数据输入)。数据输入信号包含串行数据流。串行数据流中的每个比特跨越可被称为比特时间的时间区间。CDR操作用于从输入中恢复数据以产生数据输出信号(数据输出)并产生指示数据的定时的时钟输出信号(时钟输出)。CDR包括第一采样器71和第二采样器72。第一采样器71提供CDR的数据输出。来自第一采样器71和第二采样器72的输出用于从数据输入信号中恢复定时。第一采样器71在数据时钟信号CLKd的上升沿上对数据输入信号进行采样，并产生指示采样值的输出。第二采样器72在定时时钟信号CLKt的上升沿上对数据输入信号进行采样，并产生指示采样值的输出。定时时钟信号CLKt是数据时钟信号CLKd的补，以使得第一采样器71的采样时间与第二采样器72的采样时间偏移半个时钟周期。数据输入信号和CDR的其它信号可以是差分信号。定时恢复模块75接收第一采样器71的输出和第二采样器72的输出，这两个输出是以不同的时钟相位进行采样的。定时恢复模块75例如基于Alexander相位检测器使用采样器的输出来控制压控振荡器(VCO)76的频率。VCO76基于来自定时恢复模块75的控制来提供数据时钟信号CLKd和定时时钟信号CLKt。定时恢复模块75控制VCO76以调节时钟信号的定时，以使得数据时钟信号CLKd靠近比特时间的中心。在一些抖动条件下，图1的CDR可能产生误差(例如，恢复出的数据是不正确的)。另外，图1的CDR会展现缓慢的对输入数据的初始锁定。图2是根据现已公开的一实施例的时钟和数据恢复电路(CDR)的功能框图。CDR可提供高抖动容忍和快速锁相。CDR接收传达串行数据流的数据输入信号(数据输入)。串行流中的数据的每个比特跨越被称为比特时间的时间历时。每个比特时间的历时名义上是数据速率的倒数。然而，个体比特时间的时间历时会例如由于定时抖动而不同。CDR产生表明从数据输入信号中恢复出的数据的数据输出信号(数据输出)和表明数据输出信号的定时的时钟输出信号(时钟输出)。CDR接收多个时钟相位信号(时钟相位)。时钟相位信号以相同的频率振荡，但是在相位上分开。例如，可能存在八个时钟相位信号，这些时钟相位信号间隔时钟周期的八分之一。在许多实施例中，存在偶数数量的时钟相位信号，其中各对时钟相位信号是互补的。例如，可由锁相环(PLL)来提供时钟相位信号。虽然时钟相位信号可被认为在相位上相等地间隔，但例如由于产生时钟相位信号的电路的失配而可能存在相对相位的变化。时钟相位信号的频率与数据输入信号的数据速率相对应。时钟频率可被锁定到数据速率，或者可来自大致与数据输入信号的数据速率匹配的独立源。例如，可从基准振荡器生成时钟相位信号，其中基准振荡器的频率在名义上匹配数据速率。即使当时钟相位信号的频率和数据输入信号的数据速率相差很大(例如，1％)时，CDR也可恢复数据和时钟。CDR包括相位采样器模块220，相位采样器模块220在数据输入信号转变时对时钟相位信号的值进行采样。这与图1中所解说的在时钟信号转变时对数据信号进行采样的更常见的情况形成对比。可在数据输入信号的上升沿、下降沿或者上升沿和下降沿二者上对时钟相位信号的值进行采样。信号沿还可被称为转变；例如，上升沿还可被称为上升转变或者从低电平到高电平的转变。相位采样器模块220可包括例如用于时钟相位信号本文档来自技高网...

【技术保护点】
一种用于使用时钟相位信号从串行数据输入信号中恢复时钟和数据的电路，所述数据输入信号包含串行数据流，所述时钟相位信号以大致与所述数据输入信号的数据速率匹配的频率振荡，并且所述时钟相位信号在相位上相等地间隔，所述电路包括：相位采样器模块，其被配置成：在数据输入信号的边沿上对时钟相位信号的值进行采样；相位调节模块，其被配置成：评估所述时钟相位信号的采样值，以确定所述数据输入信号与所述时钟相位信号之间的定时关系；相位选择模块，其被配置成：基于由所述相位调节模块确定的所述数据输入信号与所述时钟相位信号之间的定时关系，使用所述时钟相位信号来产生时钟输出信号；以及数据采样器，其被配置成：通过在所述时钟输出信号的边沿上对所述数据输入信号进行采样，来产生数据输出信号。

【技术特征摘要】
【国外来华专利技术】2014.05.02 US 14/268,8501.一种用于使用时钟相位信号从串行数据输入信号中恢复时钟和数据的电路，所述数据输入信号包含串行数据流，所述时钟相位信号以大致与所述数据输入信号的数据速率匹配的频率振荡，并且所述时钟相位信号在相位上相等地间隔，所述电路包括：相位采样器模块，其被配置成：在数据输入信号的边沿上对时钟相位信号的值进行采样；相位调节模块，其被配置成：评估所述时钟相位信号的采样值，以确定所述数据输入信号与所述时钟相位信号之间的定时关系；相位选择模块，其被配置成：基于由所述相位调节模块确定的所述数据输入信号与所述时钟相位信号之间的定时关系，使用所述时钟相位信号来产生时钟输出信号；以及数据采样器，其被配置成：通过在所述时钟输出信号的边沿上对所述数据输入信号进行采样，来产生数据输出信号。2.如权利要求1所述的电路，其特征在于，所述相位调节模块被进一步配置成：评估所述时钟相位信号的所述采样值，以确定在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号；以及使用在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号，来确定所述数据输入信号与所述时钟相位信号之间的定时关系。3.如权利要求2所述的电路，其特征在于，所述相位选择模块被进一步配置成：产生所述时钟输出信号以具有前沿，所述前沿与在所述数据输入信号的对应边沿之前上升的时钟相位信号中的最后时钟相位信号具有预定的偏移。4.如权利要求3所述的电路，其特征在于，所述预定的偏移等于所述时钟相位信号的周期的一半。5.如权利要求1所述的电路，其特征在于，进一步包括毛刺抑制模块，其被配置成：抑制所述时钟输出信号上的毛刺。6.如权利要求5所述的电路，其特征在于，所述毛刺抑制模块在所述数据输入信号的边沿之后的时间区间内抑制所述时钟输出信号。7.如权利要求1所述的电路，其特征在于，所述时钟相位信号的数量是八。8.如权利要求7所述的电路，其特征在于，所述时钟输出信号具有所述时钟相位信号的周期的3/8的占空比。9.如权利要求1所述的电路，其特征在于，所述相位采样器模块被配置成：在所述数据输入信号的上升沿和下降沿上对所述时钟相位信号的值进行采样。10.如权利要求1所述的电路，其特征在于，进一步包括脉冲发生器模块，其被配置成：在所述数据输入信号的边沿上生成采样脉冲信号，并且其中，所述相位采样器模块被配置成：由所述采样脉冲信号触发，对所述时钟相位信号的值进行采样。11.如权利要求10所述的电路，其特征在于，所述脉冲发生器模块被进一步配置成：生成毛刺抑制脉冲信号，并且所述时钟和数据恢复电路进一步包括毛刺抑制模块，所述毛刺抑制模块被配置成：使用所述毛刺抑制脉冲信号来抑制所述时钟输出信号上的毛刺。12.一种用于从数据输入信号中恢复时钟和数据的方法，所述方法包括：在所述数据输入信号的边沿上对时钟相位信号的值进行采样；评估所述时钟相位信号的采样值，以确定所述数据输入信号与所述时钟相位信号之间的定时关系；基于所述数据输入信号与所述时钟相位信号之间所确定的定时关系，使用所述时钟相位信号来产生时钟输出信号；以及在所述时钟输出信号的边沿上对所述数据输入信号进行采样，以产生数据输出信号。13.如权利要求12所述的方法，其特征在于，评估所述时钟相位信号的所述采样值包括：评估所述时钟相位信号的所述采样值，以确定在所述数据输入信号的对应边沿之前上升的...

【专利技术属性】
技术研发人员：Y·宋，J·C·迪范德佛，N·陈，D·I·韦斯特，P·L·维亚尼，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US