锁相环时钟抖动的仿真方法及系统技术方案

本发明专利技术提供一种锁相环时钟抖动的仿真方法及系统，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该方法包括：步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；步骤2，使用Verilog‑A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；步骤3，当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；步骤4，计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。本发明专利技术提高了锁相环时钟抖动的仿真的效率。

【技术实现步骤摘要】

本专利技术涉及仿真
，特别是涉及一种锁相环时钟抖动的仿真方法及系统，将其应用于集成电路芯片设计时，在电路原理图的仿真阶段可对锁相环电路的噪声性能进行预测。
技术介绍
当锁相环环路存在稳态时，利用仿真工具SpectreRF预测锁相环的噪声性能。噪声分析的过程包括：利用仿真工具SpectreRF的PSS(周斯稳态分析)得到稳态时的静态工作点；当锁相环路不存在稳态时，进行PSS得到的分析结果显示无法收敛，即时钟数据恢复电路、分数型锁相环、以及任何采用死区的鉴相器的锁相环均不能采用这种仿真；当锁相环环路稳态是，理论上可采用仿真工具SpectreRF进行噪声分析。一方面，进行基础的噪声分析时，至少需要进行PSS和Pnoise(周期性噪声分析)，且PSS分析出现收敛后才能够进行PNoise分析，即需要等待出现一段“待收敛时间”，且这段时间需要设置足够长、才能确保PSS分析已经收敛状态，此“待收敛时间”大概相当于锁相环的锁定时间。另一方面，进行PNoise分析时，需要观察输出足够多的信号周期，且每个周期还需许多时间点来准确解析。所以，如果锁相环的分频比过大，那么整个锁相环环路的PSS加上PNoise分析需要仿真大量的时间点，耗时非常长，因此，直接使用仿真工具SpectreRF仿真锁相环的噪声不太现实。目前常见的锁相环行为级模型是频域模型。首先，利用SpectreRF仿真得到每个模块的相位噪声，将相位噪声嵌入到行为级模型对应的单个模块，再将所有模块的模型连接成完整的锁相环环路，仿真此环路得到整体噪声情况。其中，每个模块的行为级模型由Verilog-A语言描述。Verilog-A是用于描述模拟电路的硬件描述语言，具有较强的可读性。大到整个系统，小至由单个晶体管构成的模拟开关或电流源，均可用Verilog-A进行描述。它建立的行为级模型能够像Spice电路的仿真编译那样映射成网表。也就是说，只要能对模拟电路实现足够精确地行为建模，Verilog-A的模型就能准确反映电路的性能；而与仿真精度要求较高的Spice仿真不同之处，Verilog-A模型的仿真速度要快得多，可在较短时间内完成系统验证和参数确定。其中，Verilog-A建模的主要内容包括模型名称、端口以及参数的设置、电路功能的描述。针对锁相环的Verilog-A建模已经很常见，难度也并不高。Verilog-A建立的模型和模拟电路晶体管级的原理图一样，可封装成供上层电路调用的符号。以电荷泵型锁相环的三态鉴频鉴相器为例，描述其功能的重点为在两个输入信号的上升(或下降)沿出现时，输出开关信号变为高电平；两个输入信号同时为高电平时，电路经过一定的延迟后复位。其中，延迟时间长短就可以设置为可调参数，用以模拟死区效应的影响。而压控振荡器的功能描述则集中在输出频率随控制电压的改变而改变。增益KVCO以及中心频率fc均是外部可调的参数。因此，亟需一种既能仿真锁相环的噪声信息又能提高其仿真速度的方法。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种锁相环时钟抖动的仿真方法及系统，用于解决现有技术中锁相环基于频域行为级模型的时钟抖动仿真速度太慢的问题。为实现上述目的及其他相关目的，本专利技术提供一种锁相环时钟抖动的仿真方法，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该方法包括：步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；步骤2，使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；步骤3，当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；步骤4，计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。本专利技术的另一目的在于提供一种锁相环时钟抖动的仿真系统，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该系统包括：处理模块，适于采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；模型仿真模块，适于使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；记录模块，适于当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；计算模块，适于计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。如上所述，本专利技术的锁相环时钟抖动的仿真方法及系统，具有以下有益效果：本专利技术通过Verilog-A语言建立电压域的行为级模型，将锁相环内各个模块的时钟抖动信号嵌入该行为级模型，当行为级模型内锁相环在锁定时，获取输出的大量周期长度信息，通过计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。在电压域的仿真时，不需要很小的时间步长进行解析，大大减少了仿真时间；同时，使用Verilog-A语言建立电压域的行为级模型，可与schematic互换使用，有利于提高设计效率；将仿真的锁相环时钟抖动方式和结果用于创新设计时，可快速比较不同锁相环结构性能的优劣。附图说明图1显示为本专利技术锁相环时钟抖动的仿真方法的流程图；图2显示为使用Verilog-A语言描述的压控振荡器和鉴频鉴相器；图3显示为使用Verilog-A语言描述的压控振荡器和鉴频鉴相器行为级模型的符号显示；图4显示为对压控振荡器进行PSS和PNOISE分析得到的相位噪声曲线；图5显示为通过本方法得到的相位噪声的功率谱密度曲线；图6-1、6-2显示为通过本方法得到的两种锁相环的相位噪声的功率谱密度曲线；图7显示为本专利技术锁相环时钟抖动的仿真系统的结构图。元件标号说明：1 处理模块2 模型仿真模块3 记录模块4 计算模块5 显示模块S1～S5 步骤1至步骤5具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。所述锁相环至少包括：鉴相器(Phase Detector，PD)：比较输入参考信号与由压控振荡器生成的输出信号的相位差，将该相位差输出至环路滤波器。环路滤波器(Loop Filter)：通常为低通滤波器，用于过滤相位差中的高频部分，保留直流部分信号发送至压控振荡器。压控振荡器(Voltage Controlled Oscillator,VOC)：根据直流部分信号产生一个震荡信号。根据锁相环的技术路线划分，主要包括以下四类锁相环：模拟锁相环(Analog or 本文档来自技高网...

【技术保护点】
一种锁相环时钟抖动的仿真方法，其特征在于，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该方法包括：步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；步骤2，使用Verilog‑A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；步骤3，当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；步骤4，计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。

【技术特征摘要】
1.一种锁相环时钟抖动的仿真方法，其特征在于，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该方法包括：步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；步骤2，使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；步骤3，当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；步骤4，计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。2.根据权利要求1所述的锁相环时钟抖动的仿真方法，其特征在于，所述步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的每个模块，获取每个所述模块的时钟抖动信号，包括：采用仿真工具SpectreRF的周斯稳态分析和周期性噪声分析处理锁相环内的每个模块，其中，当采用周斯稳态分析处理某个模块时直到其进入稳态时，根据其静态工作点判定是否收敛；当存在静态工作点收敛的模块时，对该静态工作点收敛的模块进行周期性噪声分析，得到相位噪声信号；对所述相位噪声信号进行积分，得到对应的时钟抖动信号。3.根据权利要求1所述的锁相环时钟抖动的仿真方法，其特征在于，所述步骤2，使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；包括：使用Verilog-A语言描述锁相环内每个模块，构建...

【专利技术属性】
技术研发人员：季瑾月，张瑞涛，蒲杰，丁一，陈刚，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆;50