一种数字延迟锁相环及其锁定方法技术

本发明专利技术提供一种数字延迟锁相环及锁定方法。所述数字延迟锁相环包括：分频器，用于根据分频信息对第一时钟信号进行分频处理，输出第二时钟信号；信号选择器，用于根据选择信号选择第一时钟信号或第二时钟信号作为第三时钟信号输出；延迟线，用于根据延迟控制信号对所述第三时钟信号进行延迟，输出第四时钟信号；鉴相器，用于接收第三时钟信号和第四时钟信号，并进行鉴相处理，输出鉴相判断信号；状态机，与所述分频器、信号选择器、延迟线以及鉴相器相连，用于根据鉴相判断信号以及设定的状态逻辑调整控制输出的所述分频信息、选择信号、延迟控制信号，以实现第四时钟信号与第一时钟信号的延迟时间为第一时钟信号周期的倍数。

【技术实现步骤摘要】

本专利技术涉及一种电路技术，特别是涉及一种数字延迟锁相环及锁定方法。
技术介绍
当前普遍使用的延迟锁相环(Delay—lockedLoop，简称DLL)技术是在PLL技术上改进得到的，被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。现有的一般延迟锁相环设计通常包括延迟线、状态机以及鉴相器，状态机通过鉴相器的输出对延迟线进行调整以达到对输出的锁定，但面临谐波锁定问题。为了解决谐波锁定问题，传统的延迟锁相环在设计其中的延迟线时，使其最小延迟时间必须小于输入时钟信号的一个周期，并增加启动电路以确保延迟锁相环最终锁定在一个周期上。但对于高速时钟信号和高分辨率的数字延迟锁相环，由于周期短，基本延迟单元级数较多以及电路寄生效应的影响，使得整个延迟线的最小延迟时间通常超过一个周期。在这种情况下，传统的延迟锁相环的避免谐波的方法不再适用。鉴于此，如何设计一种适用于最小延迟时间超过一个时钟周期的数字延迟锁相环成为了本领域技术人员亟待解决的问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种数字延迟锁相环及锁定方法，用于解决现有技术中数字延迟锁相环不能在最小延迟时间超过一个时钟周期的情况下适用的问题。为实现上述目的及其他相关目的，本专利技术提供一种数字延迟锁相环，所述数字延迟锁相环包括：分频器，用于接收第一时钟信号以及分频信息，根据分频信息对第一时钟信号进行分频处理，输出第二时钟信号，所述分频信息包括分频比信号以及占空比信号；信号选择器，与所述分频器相连，用于接收所述第一时钟信号、第二时钟信号与选择信号，根据选择信号选择第一时钟信号或第二时钟信号作为第三时钟信号输出；延迟线，与所述信号选择器相连，用于接收所述第三时钟信号与延迟控制信号，根据延迟控制信号对所述第三时钟信号进行延迟，输出第四时钟信号；鉴相器，与所述信号选择器以及延迟线相连，用于接收第三时钟信号和第四时钟信号，并进行鉴相处理，输出鉴相判断信号；状态机，与所述分频器、信号选择器、延迟线以及鉴相器相连，用于接收鉴相判断信号，并根据鉴相判断信号以及设定的状态逻辑调整控制输出的所述分频信息、选择信号、延迟控制信号，以实现第四时钟信号相对于第一时钟信号的延迟时间为第一时钟信号周期的倍数。可选地，所述延迟线包括串联的N个相同的延迟单元，N为自然数，串联的第一个延迟单元的输入为所述延迟线的输入，串联的最后一个延迟单元的输出为所述延迟线的输出；每一个延迟单元都接收所述延迟控制信号，根据所述延迟控制信号对输入所述延迟单元的时钟信号进行相应的延迟处理，输出处理后的时钟信号。可选地，所述延迟线还输出N个相位时钟信号；当N>＝2时，N个所述相位时钟信号分别为串联的N个延迟单元输入信号。可选地，所述数字延迟锁相环还包括一个时钟相位切换电路，所述时钟相位切换电路包括N个输入端、N个输出端以及一个控制端；所述延迟线输出的N个相位时钟信号输入到所述时钟相位切换电路的N个输入端；所述状态机还用于根据设定的状态逻辑确定输出一个相位交换信号，所述时钟相位切换电路的控制端接收所述相位交换信号，并根据所述相位交换信号调整各个输入信号的输出位置，以保证N个输出端任意两个相邻位置输出的信号间的相位差为1/N个第一时钟的时钟周期。可选地，所述N为偶数，所述时钟相位切换电路输出偶数相位的时钟信号。可选地，所述N也可以为奇数，所述时钟相位切换电路输出奇数相位的时钟信号。本专利技术还提供一种数字延迟锁相环锁定方法，应用于如上所述的数字延迟锁相环，所述数字延迟锁相环锁定方法包括：设定延迟控制信号，以让延迟线产生的最小延迟时间；选择分频器产生的分频时钟信号为延迟线的输入信号，根据得到的鉴相判断信号对分频信息进行反馈调整，所述分频信息包括分频比以及占空比，以锁定最小延迟时间的范围；最小延迟时间的范围锁定后，重新设置分频信息使得所述分频器输出新的分频比与占空比；根据得到的鉴相判断信号对延迟控制信号进行调节，使得延迟线的延迟时间锁定在与最小延迟时间相对应的整数个输入时钟信号的周期附近。可选地，所述数字延迟锁相环锁定方法还包括：选择数字延迟锁相环的输入时钟信号作为延迟线部件的输入信号，根据得到的鉴相判断信号值，对延迟控制信号进行细调，使得延迟线延迟时间锁定在与最小延迟时间范围相对应的整数倍输入时钟信号的周期上。可选地，对延迟控制信号的调节包括：选择分频器产生的分频时钟信号为延迟线的输入信号时，根据得到的鉴相判断信号对延迟控制信号进行粗调，使得延迟线的延迟时间锁定在与最小延迟时间相对应的整数个输入时钟信号的周期附近；当选择数字延迟锁相环的输入时钟信号作为延迟线的输入信号时，根据得到的鉴相判断信号对延迟控制信号进行细调，一次细调产生的延迟范围小于一次粗调产生的延迟范围，使得延迟线的延迟时间锁定在与最小延迟时间相对应的整数个输入时钟信号的周期上。可选地，所述数字延迟锁相环锁定方法还包括：当所述细调连续增大减小次数达到预设次数时，停止对延迟控制信号进行细调。可选地，所述数字延迟锁相环锁定方法还包括：所述延迟线包括串联的N个相同的延迟单元，当N为偶数时，将所述最小延迟时间锁定在输入时钟信号的奇数倍时钟周期上。可选地，所述数字延迟锁相环锁定方法还包括：在使用了时钟相位切换电路的数字延迟锁相环中，根据锁定的最小延迟时间的范围确定相位交换信号。可选地，所述延迟线包括串联的N个相同的延迟单元，当N为偶数时，所述时钟相位切换电路输出偶数位时钟信号。如上所述，本专利技术的一种数字延迟锁相环及锁定方法，具有以下有益效果：解决了一般延迟锁相环的谐波锁定问题。对数字锁相环中的延迟线，使其最小的延迟时间可以是任意时间，不再受传统的数字延迟锁相环最小延迟时间必须小于输入时钟信号的一个周期的约束；同时，使数字延迟锁相环的设计更加灵活，更容易设计较高的分辨率。附图说明图1显示为本专利技术的数字延迟锁相环的一实施例的模块示意图。图2显示为本专利技术的数字延迟锁相环的一实施例的系统结构示意图。图3显示为本专利技术的数字延迟锁相环的一实施例的电路结构示意图。图4显示为本专利技术的数字延迟锁相环锁定方法的一实施例的流程示意图。图5显示为本专利技术的数字延迟锁相环锁定方法的一实施例的状态机控制流程示意图。图6显示为本专利技术的数字延迟锁相环锁定方法的一实施例的鉴相器输入信号的时序比较示意图。图7显示为本专利技术的数字延迟锁相环锁定方法的一实施例的鉴相器输入信号的时序比较示意图。图8显示为本专利技术的数字延迟锁相环锁定方法的一实施例的鉴相器输入信号的时序比较示意图。图9显示为本专利技术的数字延迟锁相环锁定方法的一实施例的鉴相器输入信号的时序比较示意图。图10显示为本专利技术的数字延迟锁相环锁定方法的一实施例的延迟电路的输出信号的时序比较示意图。图11显示为本专利技术的数字延迟锁相环锁定方法的一实施例的延迟电路的输出信号的时序比较示意图。图12显示为本专利技术的数字延迟锁相环锁定方法的一实施例的延迟电路的输出信号的时序比较示意图。元件标号说明1数字延迟锁相环11分频器12信号选择器13延迟线14鉴相器15状态机S1～S4步骤。具体实施方式以下通过特定的具体实例说明本专利技术的本文档来自技高网...

【技术保护点】
一种数字延迟锁相环，其特征在于，所述数字延迟锁相环包括：分频器，用于接收第一时钟信号以及分频信息，根据分频信息对第一时钟信号进行分频处理，输出第二时钟信号，所述分频信息包括分频比信号以及占空比信号；信号选择器，与所述分频器相连，用于接收所述第一时钟信号、第二时钟信号与选择信号，根据选择信号选择第一时钟信号或第二时钟信号作为第三时钟信号输出；延迟线，与所述信号选择器相连，用于接收所述第三时钟信号与延迟控制信号，根据延迟控制信号对所述第三时钟信号进行延迟，输出第四时钟信号；鉴相器，与所述信号选择器以及延迟线相连，用于接收第三时钟信号和第四时钟信号，并进行鉴相处理，输出鉴相判断信号；状态机，与所述分频器、信号选择器、延迟线以及鉴相器相连，用于接收鉴相判断信号，并根据鉴相判断信号以及设定的状态逻辑调整输出的所述分频信息、选择信号、延迟控制信号，以实现第四时钟信号相对于第一时钟信号的延迟时间为第一时钟信号周期的倍数。

【技术特征摘要】
1.一种数字延迟锁相环，其特征在于，所述数字延迟锁相环包括：分频器，用于接收第一时钟信号以及分频信息，根据分频信息对第一时钟信号进行分频处理，输出第二时钟信号，所述分频信息包括分频比信号以及占空比信号；信号选择器，与所述分频器相连，用于接收所述第一时钟信号、第二时钟信号与选择信号，根据选择信号选择第一时钟信号或第二时钟信号作为第三时钟信号输出；延迟线，与所述信号选择器相连，用于接收所述第三时钟信号与延迟控制信号，根据延迟控制信号对所述第三时钟信号进行延迟，输出第四时钟信号；鉴相器，与所述信号选择器以及延迟线相连，用于接收第三时钟信号和第四时钟信号，并进行鉴相处理，输出鉴相判断信号；状态机，与所述分频器、信号选择器、延迟线以及鉴相器相连，用于接收鉴相判断信号，并根据鉴相判断信号以及设定的状态逻辑调整输出的所述分频信息、选择信号、延迟控制信号，以实现第四时钟信号相对于第一时钟信号的延迟时间为第一时钟信号周期的倍数。2.根据权利要求1所述的数字延迟锁相环，其特征在于：所述延迟线包括串联的N个相同的延迟单元，N为自然数，串联的第一个延迟单元的输入为所述延迟线的输入，串联的最后一个延迟单元的输出为所述延迟线的输出；每一个延迟单元都接收所述延迟控制信号，根据所述延迟控制信号对输入所述延迟单元的时钟信号进行相应的延迟处理，输出延迟处理后的时钟信号。3.根据权利要求2所述的数字延迟锁相环，其特征在于：所述延迟线还输出N个相位时钟信号；当N>＝2时，N个所述相位时钟信号分别为串联的N个延迟单元输入信号。4.根据权利要求2或3所述的数字延迟锁相环，其特征在于：所述数字延迟锁相环还包括一个时钟相位切换电路，所述时钟相位切换电路包括N个输入端、N个输出端以及一个控制端；所述延迟线输出的N个相位时钟信号输入到所述时钟相位切换电路的N个输入端；所述状态机还用于根据设定的状态逻辑确定输出一个相位交换信号，所述时钟相位切换电路的控制端接收所述相位交换信号，并根据所述相位交换信号调整各个输入信号的输出位置，以保证N个输出端任意两个相邻位置输出的信号...

【专利技术属性】
技术研发人员：史明甫，
申请(专利权)人：澜起科技上海有限公司，
类型：发明
国别省市：上海;31