一种降低长时钟走线上时钟偏斜的方法技术

本发明专利技术涉及一种降低长时钟走线上时钟偏斜的方法，该方法是先增加一条与长时钟走线对称一致的环回时钟走线，然后在长时钟走线和环回时钟走线上的每个时钟输出处增加相位内插时钟缓冲器，生成相位位于两路时钟相位中间位置的时钟进行输出，从而实现在时钟负载处具有近似相同的时钟相位。本发明专利技术采用时钟相位内插法大大降低了长时钟走线上的时钟偏斜，其静态相位误差仅决定于实现电路中器件参数的工艺偏差和电路间的失配。

【技术实现步骤摘要】

本专利技术属于集成电路
，是一种降低长时钟走线上时钟偏斜(Skew)的方法，用于长时钟走线上时钟偏斜较大的情况。
技术介绍
随着集成电路规模的不断增大，实现算法和功能的不断增强，芯片工作时钟频率的不断提高，对芯片中的时钟系统的要求也越来越高，多时钟域的管理、时钟延迟、时钟偏斜、时钟抖动等将成为影响芯片设计的关键因素。时钟的偏斜(Skew)是时钟系统的一个重要指标，理想情况是时钟在相同的时间到达时钟负载处。如果时钟偏斜较大，会造成各逻辑资源处的时钟有较大相差，对时序电路的setup/hold时序要求的满足造成困难，也会进一步影响系统工作时钟的提高。时钟系统的时钟树结构包括H树(H-tree)型、鱼骨(spine)型等，其特点是将时钟分成多个层次，用时钟走线长度的匹配来降低时钟的Skew。有时，例如在鱼骨型时钟树结构中，具体到某一层的鱼骨的走线很长，该层鱼骨走线各处的时钟有较大的Skew，一种常规的处理方法，就是在鱼骨各处用额外的走线来匹配鱼骨各处的走线差异。这是一种解决方法，但当鱼骨走线很长时，会需要大量的匹配时钟走线，造成时钟树布线的困难，不利于时钟系统的综合实现。
技术实现思路
本专利技术要解决的技术问题是克服现有的缺陷，提供一种采用时钟相位内插降低长时钟走线上时钟偏斜的方法，大大降低了时钟长线上的时钟Skew。为了解决上述技术问题，本专利技术提供了如下的技术方案：本专利技术一种降低长时钟走线上时钟偏斜的方法，该方法是先增加一条与长时钟走线对称一致的环回时钟走线，然后在长时钟走线和环回时钟走线上的每个时钟输出处增加相位内插时钟缓冲器，生成相位位于两路时钟相位中间位置的时钟进行输出，从而实现在时钟负载处具有近似相同的时钟相位。进一步地，相位内插时钟缓冲器为实现相位内插功能的时钟缓冲器，该相位内插时钟缓冲器包括整形时钟缓冲器、slewrate调整电路、相位内插电路、差分比较器和差分-单端缓冲器，整形时钟缓冲器用于将长时钟走线和环回时钟走线上的每个时钟输出处引出的两路差分时钟分别整形为上升/下降沿时间和信号幅度一致的两路差分时钟信号；slewrate调整电路用于调整两路差分时钟信号的slewrate变小至满足相位内插电路的要求；相位内插电路用于将调整过slew rate的两路差分时钟信号生成相位位于两路差分时钟信号相位中间位置的差分时钟信号；差分比较器用于将差分时钟信号整形后恢复为差分时钟；差分-单端缓冲器用于将差分时钟转换为单路时钟信号，再送至时钟负载处。本专利技术的有益效果：1、该方法将长时钟走线进行环回，在长时钟走线和环回时钟走线上的每个时钟输出处进行相位插值处理，生成相位位于两路时钟相位中间位置的时钟，则每个生成的新时钟可保持近似相同的相位，大大降低了长时钟走线上的时钟Skew；其静态相位误差(剩余Skew偏差)仅决定于实现电路中器件参数的工艺偏差和电路间的失配。2、该方法简洁、原理清晰，便于在鱼骨型等时钟树结构中实现。附图说明图1是通过本专利技术降低时钟偏斜的优选实施的总电路原理框图；图2是本专利技术的相位内插时钟缓冲器的原理框图；图3是图2中相位内插电路的原理框图；图4是本专利技术以120_0、121_0和120_N、121_N为例的降低时钟偏斜原理的时序图。具体实施方式本专利技术所列举的实施例，只是用于帮助理解本专利技术，不应理解为对本专利技术保护范围的限定，对于本
的普通技术人员来说，在不脱离本专利技术思想的前提下，还可以对本专利技术进行改进和修饰，这些改进和修饰也落入本专利技术权利要求保护的范围内。图1-4为本专利技术通过时钟相位内插法降低时钟偏斜(Skew)的具体实施电路框图。图1所示为一个时钟长线系统100，其中包含差分时钟输入源101、差分长线时钟缓冲器102、环回差分长线时钟缓冲器103、差分时钟走线111、环回差分时钟走线112、相位内插时钟缓冲器(CGBUF)105和时钟负载106。差分时钟输入源101输入差分时钟，通过差分长线时钟缓冲器102后驱动差分时钟走线111。在差分时钟走线111末端连接环回差分长线时钟缓冲器103，驱动环回差分时钟走线112。在差分时钟走线111、环回差分时钟走线112上的120_0、120_1、120_2…120_N、和121_0、121_1、121_2…121_N处分别引出分路时钟经由相位内插时钟缓冲器105送至时钟负载106。上述差分时钟长线111和环回差分时钟长线112对称一致，为保证差分(正向)时钟走线111和环回差分(反向)时钟走线112上的对应时钟波形和相移的一致，在环回点处添加与差分长线时钟缓冲器102相同的环回差分长线时钟缓冲器103。图2所示为相位内插时钟缓冲器(图1中105)的原理框图，其中包含整形时钟缓冲器201、slew rate调整电路202、相位内插电路(PI)203、差分比较器204和差分-单端缓冲器205。从图1中120_0、121_0处引出的两路差分时钟141、142和143、144分别经过整形时钟缓冲器201整形为上升/下降沿时间和信号幅度一致的两路差分时钟信号211。整形后的两路差分时钟信号211分别送至slew rate调整电路202调整slew rate，使其slew rate变小至满足相位内插电路203的要求。调整过slew rate的两路差分时钟信号212经过相位内插电路203后生成相位位于两路差分时钟信号212相位中间位置的差分时钟信号213。生成的差分时钟信号213通过差分比较器204整形后恢复为差分时钟214，再通过差分-单端缓冲器205转换为单路时钟信号，即图1中送给时钟负载106的时钟信号151(151_0、151_1、151_2…151_N)。图3所示为相位内插电路(PI，图2中203)的原理框图，其中输入信号VP1/N1、VP2/N2分别对应图2中的差分时钟信号212，输出信号OUTP/N对应图2中差分时钟信号213。该相位内插电路203可实现相位位于两路差分时钟信号相位中间位置的差分时钟信号的生成。假设图1中差分时钟走线111上引出分路时钟各处之间的delay为Δt1，即图1中120_0和120_1、120_1和120_2等之间的delay皆为Δt1，则120_1和120_N之间的delay为N*Δt1。同样由于环回差分时钟走线112与差分时钟走线111对称一致，因此环回差分时钟走线112上引出分路时钟各处之间的delay也为Δt。再假设差分时钟走线111上节点120_N和环回差分时钟走线112上节点121_N之间的delay为Δt2，则120_0和121_0之间的delay为2N*Δt1+Δt2。图4所示为以120_0、121_0和120_N、121_N为例介绍本专利技术降低时钟skew原理的时序图。通过图1中相位内插时钟缓冲器105后的输出151_0和151_N的时序分别如下：120_0与151_0之间的delay为N*Δt1+Δt2/2+tdly，tdly是相位内插时钟缓冲器105的单元内部延迟；120_N与151_N之间的delay为Δt2/2+tdly。统一以120_0为基准，则151_0和151_N相对于120_0的delay都为N*Δt1+Δt2/2+tdly。同理可知，151_0、151_1本文档来自技高网...

【技术保护点】
一种降低长时钟走线上时钟偏斜的方法，其特征在于：所述方法是先增加一条与长时钟走线对称一致的环回时钟走线，然后在长时钟走线和环回时钟走线上的每个时钟输出处增加相位内插时钟缓冲器(105)，生成相位位于两路时钟相位中间位置的时钟进行输出，从而实现在时钟负载(106)处具有近似相同的时钟相位。

【技术特征摘要】
1.一种降低长时钟走线上时钟偏斜的方法，其特征在于：所述方法是先增加一条与长时钟走线对称一致的环回时钟走线，然后在长时钟走线和环回时钟走线上的每个时钟输出处增加相位内插时钟缓冲器(105)，生成相位位于两路时钟相位中间位置的时钟进行输出，从而实现在时钟负载(106)处具有近似相同的时钟相位。2.根据权利要求1所述的降低长时钟走线上时钟偏斜的方法，其特征在于：所述相位内插时钟缓冲器(105)为实现相位内插功能的时钟缓冲器，该相位内插时钟缓冲器(105)包括整形时钟缓冲器(201)、slew rate调整电路(202)、相位内插电路(203)、差分比较器(204)和差分-单端缓冲器(205)，整形时钟缓冲器(201)用于将长...

【专利技术属性】
技术研发人员：谢长生，于宗光，单悦尔，张艳飞，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32