一种基于半速率时钟恢复电路的串行器制造技术

一种基于半速率时钟恢复电路的串行器，本实用新型专利技术涉及信号转换领域，其旨在解决现有串行器存在相同串行器中不同的时钟发生器采集时钟频率不匹配并导致输出数据误差较大，同时存在逻辑电路输出电平毛刺，时钟抖动和数据失真等技术问题。该结构主要包括第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；第一多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收并行源信号且输出端输出混合信号；反馈时钟发生器；第二多路复用电路；鉴相器。本实用新型专利技术用于信号的高速串行。

【技术实现步骤摘要】

本专利技术涉及信号转换领域，具体涉及一种基于半速率时钟恢复电路的串行器。
技术介绍
串行器接收并行数据并将它转换成串行比特流；输入信号一般是8位并行数据，通常在上串行输出链路传输时还会利用某种编码方案将8位数据转换成10位数据。解串器则是一个相反的过程。它接收串行数据，必要时进行解码，再转换为并行格式的数据。解串器还要恢复数据时钟，并把时钟和数据一起转发给后续的元件。SerDes中这2个互补的元件提供了一种将原始并行数据转换成串行数据从而进行高效传输的有效方式；在SerDes中还有一个锁相环(PLL)模块，它接收系统参考时钟，并将它倍频到相应的数据速率。独立的取样器模块将使用这个倍频过的时钟锁定输入的串行数据。现有的串行器，特别是，集成电路中采用一些光耦器件，影响了运行速率，并且耗电量也会上升；并且光耦串行装置使用寿命不长，容易造成卡顿；存在时钟抖动和数据抖动；缺乏检测校验接口。
技术实现思路
针对上述现有技术，本专利技术目的在于提供一种基于半速率时钟恢复电路的串行器，其旨在解决现有串行器存在相同串行器中不同的时钟发生器采集时钟频率不匹配并导致输出数据误差较大，同时存在逻辑电路输出电平毛刺，时钟抖动和数据失真等技术问题。为达到上述目的，本专利技术采用的技术方案如下：一种基于半速率时钟恢复电路的串行器，包括并行源信号，还包括第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；第一多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收并行源信号且输出端输出混合信号；反馈时钟发生器：接收第一时钟发生器输出的第一时钟信号以获得基准时钟，输出反馈时钟信号，用于构建延时信号采集时间窗口；第二多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收第一多路复用电路输出的混合信号且输出端输出串行信号；第二时钟发生器：输出第二时钟信号，用于构建恢复信号采集时间窗口；时钟数据恢复电路：具有半数字内外环结构，其内环路接收第二时钟发生器输出的第二时钟信号接收串行信号，输出相对于串行信号半频率的并行信号。上述方案中，优选地，所述的时钟数据恢复电路，包括内环路：其中包括锁相环，锁相环输出多相时钟信号；与锁相环连接的外环路：其中包括构成时钟恢复环路的鉴相器，数字滤波器和相位内插器，串行信号由鉴相器输入端输入且多相时钟信号由相位内插器输入。串行信号经过半速率的时钟采样后转换成两个的并行数据，然后经鉴相器比较产生相位判决信息。相位判决信息同时送给数字滤波器的比例和积分环节，最后产生相位控制信息送给相位内插器。半频率的并行信号是串行信号的表征，实现了输出信号的反馈与检测。所述的鉴相器，包括采样电路触发电路、判决电路、双沿触发电路；采样电路触发电路分别在四路互为正交的时钟脉冲clk0、clk90、clk180、clk270的控制下对输入数据进行采样，分别输出时钟脉冲clk0下的采样数据、时钟脉冲clk90下的采样数据、时钟脉冲clk180下的采样数据、时钟脉冲clk270下的采样数据；所述时钟脉冲clk90的上升沿相对于时钟脉冲clk0延迟T/4到来，所述时钟脉冲clk180 的上升沿相对于时钟脉冲clk90 延迟T/4到来，所述时钟脉冲clk270的上升沿相对于时钟脉冲clk180延迟T/4 到来，T为时钟脉冲clk0、clk90、clk180、clk270的周期；所述的鉴相器，还包括重新同步触发电路，在时钟脉冲clk180控制下将采样电路触发电路输出的时钟脉冲clk0下的采样数据、时钟脉冲clk90下的采样数据进行同步输出，在时钟脉冲clk0控制下将采样电路触发电路输出的时钟脉冲clk 180下的采样数据、时钟脉冲clk270下的采样数据进行同步输出；判决电路将经重新同步触发电路处理后的时钟脉冲clk0下的采样数据与时钟脉冲clk90下的采样数据进行异或，将来自重新同步触发电路的时钟脉冲clk90下的采样数据与采样电路触发电路直接输出的时钟脉冲clk180下的采样数据进行异或，将经重新同步触发电路处理后的时钟脉冲clk180下的采样数据与时钟脉冲clk270下的采样数据进行异或，将来自重新同步触发电路的时钟脉冲clk270下的采样数据与来自采样电路触发电路的时钟脉冲clk0下的采样数据进行异或，分别得到判决指示信号Up1、Up2、Dn1、Dn2；双沿触发电路接收判决指示信号Up1、Up2 使能双沿触发电路输出UP信号，判决指示信号Dn1、Dn2使能双沿触发电路输出DN信号；在时钟脉冲clk270控制下双沿触发电路接收判决指示信号Up1、判决指示信号Dn1使能双沿触发电路同步输出匹配UP信号与DN信号，在时钟脉冲clk90控制下双沿触发电路接收判决指示信号Up2、判决指示信号Dn2使能双沿触发电路同步输出匹配UP信号与DN信号。上述方案中，第三多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收高低逻辑电平且输出端输出差分信号。反馈时钟信号生成过程中会存在较大的损耗，第三多路复用器对输入信号进行钳制和差分，使得反馈时钟信号对于下位电路有更高的识别度，增加器件响应速度。上述方案中，所述的反馈时钟发生器，包括相位检测电路：接收并比较反向的第一时钟信号和差分信号，输出第一比较信号；升压-降压电路：接收第一比较信号，输出控制电压信号；复位电路：输出开关信号至升压-降压电路；分频电路：接收第一时钟信号，输出半频率的第一时钟信号；延时电路：接收控制电压信号以调整延时时间，并接收分频电路输出的时钟信号，输出反馈时钟信号。相位检测电路将一个相位内的反转的第一时钟信号比对第三多路复用电路输出端差分信号，具体地，将反转的第一时钟信号的上升沿与第三多路复用电路的差分信号的边沿。当相位检测电路输出的比较信号为逻辑高电平，即说明反转的第一时钟信号与第三多路复用电路的差分信号不匹配。延时电路的延时范围会对控制电压范围造成影响，具体地，降低延时电路的阶次，减少延时时间范围，能够降低电路复杂度和电量消耗，并且进一步降低噪声和抖动；抖动降低后，能够增加对多路复用电路施加的采集时间窗口，数据能够更多更快地通过转换器件。上述方案中，优选地，所述的复位电路，包括第一比较器：输出第二比较信号；第二比较器：输出第三比较信号；第一或门：接收第一比较信号和第二比较信号；与第一或门依次串联的第一反相器，第二反相器和缓冲器；第二或门：其输入端连接有第一或门的输出端和第二反相器的输出端；第三反相器：其输入端连接第二或门的输出端；第一三极管：基极连接第三反相器的输出端，发射极连接电路高电端；第二三极管：基极连接第二或门的输出端，发射极连接电路低电端；第一节点为第一或门的输出端，连接至延时电路；第二节点为缓冲器的输出端，连接至升压-降压电路的输出端；第三节点为第一三极管的集电极电位端，连接至第三多路复用电路；第四节点为参考电压电位点。复位电路输出的开关信号基于升压-降压电路输出的控制电压水平。升压-降压电路具有高阈值电压和低阈值电压，当控制电压水平低于低阈值电压且高于高阈值电压，复位电路关闭升压-降压电路，并将控制电压水平重置为介于低阈值电压和高阈值电压之间，具体地，重置为电源电压的50%。高阈值电压范围和低阈值电本文档来自技高网...

【技术保护点】
一种基于半速率时钟恢复电路的串行器，包括并行源信号，其特征在于，还包括第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；第一多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收并行源信号且输出端输出混合信号；反馈时钟发生器：接收第一时钟发生器输出的第一时钟信号以获得基准时钟，输出反馈时钟信号，用于构建延时信号采集时间窗口；第二多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收第一多路复用电路输出的混合信号且输出端输出串行信号；第二时钟发生器：输出第二时钟信号，用于构建恢复信号采集时间窗口；时钟数据恢复电路：具有半数字内外环结构，其内环路接收第二时钟发生器输出的第二时钟信号接收串行信号，输出相对于串行信号半频率的并行信号；所述的时钟数据恢复电路， 其内环路：其中包括锁相环，锁相环输出多相时钟信号，与锁相环连接的外环路：其中包括构成时钟恢复环路的鉴相器，数字滤波器和相位内插器，串行信号由鉴相器输入端输入且多相时钟信号由相位内插器输入；所述的鉴相器，包括采样电路触发电路、判决电路、双沿触发电路和重新同步触发电路，采样电路触发电路分别在四路互为正交的时钟脉冲的控制下对输入数据进行采样。...

【技术特征摘要】
1.一种基于半速率时钟恢复电路的串行器，包括并行源信号，其特征在于，还包括第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；第一多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收并行源信号且输出端输出混合信号；反馈时钟发生器：接收第一时钟发生器输出的第一时钟信号以获得基准时钟，输出反馈时钟信号，用于构建延时信号采集时间窗口；第二多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收第一多路复用电路输出的混合信号且输出端输出串行信号；第二时钟发生器：输出第二时钟信号，用于构建恢复信号采集时间窗口；时钟数据恢复电路：具有半数字内外环结构，其内环路接收第二时钟发生器输出的第二时钟信号接收串行信号，输出相对于串行信号半频率的并行信号；所述的时钟数据恢复电路， 其内环路：其中包括锁相环，锁相环输出多相时钟信号，与锁相环连接的外环路：其中包括构成时钟恢复环路的鉴相器，数字滤波器和相位内插器，串行信号由鉴相器输入端输入且多相时钟信号由相位内插器输入...

【专利技术属性】
技术研发人员：吴凯，刘菲，张建，李成，
申请(专利权)人：成都科创谷科技有限公司，
类型：新型
国别省市：四川;51