基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统技术方案

本发明专利技术公开了一种基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统。该方法的思想是：DLL时钟恢复电路可提供一组不同相位的时钟，设置DLL测试控制单元的控选信号，可利用这组多相位时钟产生采样点的测试时钟，在UI不同位置采样数据；内建BERT生成测试向量，检测、统计误码，测试误码率浴盆图，之后由抖动分离程序根据选通点位置和误码率信息拟合出随机抖动和确定抖动，并估计误码率。该方法还可测试抖动容限、灵敏度等参数，并为系统级可测试性提供了条件。本发明专利技术用内部时钟作为测试时钟，可保证高的测试精度，内建测试电路规模小且实现简单，测试流程不涉及ATE的使用，可有效降低高速串行IO接口依赖台式仪器测试的成本，并缩短测试时间。

【技术实现步骤摘要】

【技术保护点】
一种基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统，其特征在于，包含三部分：设计BIST电路模块、基于该BIST设计测试流程、实现多项测试内容的测试；其中，BIST电路包含两个模块：1)误码率测试器BERT模块，如图2所示，包含向量生成器(Pattern?Generator)和误码检测器(Error?Detection)两部分，其中向量生成器生成测试数据，包含两种类型的测试向量：进行抖动、误码率测试的伪随机序列测试数据，由线性反馈移位寄存器构成的PRBS模块产生；进行抖动容限测试、时钟恢复电路灵敏度测试的测试数据，由最坏情况核(Worst?Case?Core)产生；误码检测器由序列检测器、数据比较器和误码计数器、比特计数器四部分构成，对测试点选通数据进行误码检测并对误码计数，最终转换为误码率；2)DLL时钟恢复电路测试控制单元，如图3所示，由计数器实现，作用在于对DLL不同相位时钟进行控选，控选原则依赖于对测试选通点的选择，通过对不同相位时钟的选通，实现对传输数据在单位时间间隔(UI)内不同位置的采样，进行误码率浴盆图的测试。

【技术特征摘要】

【专利技术属性】
技术研发人员：冯建华，谢顺婷，
申请(专利权)人：北京大学，
类型：发明
国别省市：