一种数据时钟恢复电路及其相位插值器制造技术

本发明专利技术公开的数据时钟恢复电路的相位插值器，通过编码电路根据数据时钟恢复电路的控制单元的控制生成并输出第一编码和第二编码；由多路复用器接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；由时钟混频器接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；再由差分转单端放大器将所述时钟混频器输出的小信号放大成全摆幅信号，供给所述控制单元去判断当前位置的时钟所采样的数据是否是最佳的采样数据，如果不是将进一步控制所述编码电路来改变所述相位插值器输出时钟的延迟位置，使时钟超前或者滞后，最终会形成一个时钟动态跟随数据的稳定状态。

【技术实现步骤摘要】

本专利技术涉及数据时钟恢复
，尤其涉及一种数据时钟恢复电路及其相位插值器。
技术介绍
在串行通信系统的接收端中，数据时钟恢复电路(CDR，Clock and Data Recovery)用于从接收的串行数据流中提取时钟且恢复出数据，CDR的性能直接制约着通信的质量。相位插值器(PI，Phase Interpolator)用于在CDR中对采样的时钟相位进行调整，以便实现数据的正确采样。能够精确调节时钟相位的PI对于在接收端能否能够正确地恢复出发送端的数据非常重要。在实际应用中由于工艺和环境温度的影响，在CDR的工作过程中可能会产生相位阶跃，从而导致其抖动性能的下降，直接恶化CDR的动态特性。
技术实现思路
有鉴于此，本专利技术提供了一种数据时钟恢复电路及其相位插值器，以解决现有技术中数据时钟恢复电路动态性能差的问题。一种数据时钟恢复电路的相位插值器，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：输入端与所述控制单元相连的编码电路，用于根据所述控制单元的控制生成并输出第一编码和第二编码；控制端与所述编码电路输出端相连的两个多路复用器，用于接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等于4的偶数；控制端与所述编码电路输出端相连的时钟混频器，所述时钟混频器的输入端与所述多路复用器的输出端相连，所述时钟混频器用于接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；输入端与所述时钟混频器的输出端相连的两个差分转单端放大器，用于将所述时钟混频器输出的小信号放大成全摆幅信号。优选的，所述多路复用器包括两个选择电路，每个选择电路包括：N个第一NMOS晶体管；其中每两个第一NMOS晶体管的源极相连，栅极分别接收相差180°相位的两个相位时钟，接收相邻相位时钟的第一NMOS晶体管的漏极相连，连接点分别作为所述选择电路的两个输出端；N/2个第二NMOS晶体管；每个所述第二NMOS晶体管的漏极分别与两个第一NMOS晶体管的源极连接点相连，N/2个所述第二NMOS晶体管的源极相连，栅极分别接收所述第二编码；源极接地的第三NMOS晶体管；所述第三NMOS晶体管的栅极接收偏置电压，漏极与所述第二NMOS晶体管的源极连接点相连；与所述选择电路的两个输出端相连的负载元件，用于对接收的N个相位时钟进行摆幅限制。优选的，所述负载元件包括：第一电阻、第二电阻、第三电阻、第四电阻、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管及第四PMOS晶体管；其中：所述第一PMOS晶体管和所述第三PMOS晶体管的漏极相连，连接点与所述选择电路的一个输出端相连；所述第二PMOS晶体管和所述第四PMOS晶体管的漏极相连，连接点与所述选择电路的另一个输出端相连；所述第一电阻连接于所述第一PMOS晶体管的栅极和漏极之间；所述第二电阻连接于所述第二PMOS晶体管的栅极和漏极之间；所述第三电阻连接于所述第一PMOS晶体管的栅极和所述第三PMOS晶体管的栅极之间；所述第四电阻连接于所述第二PMOS晶体管的栅极和所述第四PMOS晶体管的栅极之间；所述第三PMOS晶体管的栅极与所述第四PMOS晶体管的栅极相连；所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管及所述第四PMOS晶体管的源极相连，连接点与电源相连。优选的，所述时钟混频器包括：M个电流切换单元、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；其中，M为大于1的自然数；所述第一PMOS晶体管和所述第二PMOS晶体管的源极均与电源相连；所述第一PMOS晶体管和所述第二PMOS晶体管的栅极均与自身的漏极相连，连接点分别作为所述时钟混频器的两个输出端；所述第一NMOS晶体管和所述第二NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第一输出端相连；所述第三NMOS晶体管和所述第四NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第二输出端相连；所述第一NMOS晶体管的栅极、所述第二NMOS晶体管的栅极、所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的栅极分别作为所述时钟混频器的输入端；所述M个电流切换单元的输入端分别接收所述第一编码。优选的，所述电流切换单元包括：第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管和第十NMOS晶体管；其中：所述第五NMOS晶体管的漏极为所述电流切换单元的第一输出端；所述第六NMOS晶体管的漏极为所述电流切换单元的第二输出端；所述第七NMOS晶体管的漏极与所述第八NMOS晶体管的源极相连；所述第七NMOS晶体管的源极与所述第五NMOS晶体管的栅极和所述第九NMOS晶体管的漏极相连；所述第七NMOS晶体管的栅极和所述第十NMOS晶体管的栅极相连，连接点作为所述电流切换单元的一个输入端；所述第八NMOS晶体管的漏极与所述第六NMOS晶体管的栅极和所述第十NMOS晶体管的漏极相连，所述第八NMOS晶体管的栅极和所述第九NMOS晶体管的栅极相连，连接点作为所述电流切换单元的另一个输入端；所述第五NMOS晶体管的源极、所述第六NMOS晶体管的源极、所述第九NMOS晶体管的源极和所述第十NMOS晶体管的源极相连，连接点接地。优选的，还包括：输出端与所述第七NMOS晶体管的漏极与所述第八NMOS晶体管的源极的连接点相连的单位增益放大器，所述单位增益放大器的输入端接收偏置电压。优选的，所述编码电路包括N+2M个循环单元；其中，N个所述循环单元用于生成所述第二编码，2M个所述循环单元用于生成所述第一编码；每个循环单元包括一个多路选择器和一个DQ触发器；其中，每个循环单元内的所述多路选择器的输出端与所述DQ触发器的D端相连；每个循环单元内的所述DQ触发器的Q端与下一个循环单元内的所述多路选择器的1端及上一个循环单元内的所述多路选择器的0端相连，连接点作为所述编码电路的输出端；每个所述DQ触发器的CK端相连，连接点作为所述编码电路的一个输入端；每个所述DQ触发器的SN端相连，连接点作为所述编码电路的另一个输入端；每个所述多路选择器的控制端相连，连接点作为所述编码电路的第三个输入端。优选的，所述编码电路包括：第一循环单元、第二循环单元、第三循环单元、第四循环单元、复位保护单元、计数单元、输出单元、第一非门、第一与门、第二与门、第三与门及第四与门；其中：所述第一循环单元、所述第二循环单元、所述第三循环单元、所述第四循环单元及所述复位保护单元均包括一个子单元，所述子单元包括：第一DQ触发器、第一多路选择器及第二多路选择器；其中，所述第一DQ触发器的D端与所述第二多路选择器的输出端相连，所述第一DQ触发器的Q端与所述第一多路选择器的0端相连，所述第一DQ触发器的QN端与所述第一多路选择器的1端相连，所述第一多路选择器的输出端与所述第二多路选择器的0端及1端相连；所述第二循环单元、所述第三循环单元、所述第四循环单元及所述复位保护单元中还均包括一个与各自的所述子单元相连的第三多路选择器；其中所述第三多路选择器的0端及1端与所述子单元中的所述第二多路选择器的本文档来自技高网...

【技术保护点】
一种数据时钟恢复电路的相位插值器，其特征在于，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：输入端与所述控制单元相连的编码电路，用于根据所述控制单元的控制生成并输出第一编码和第二编码；控制端与所述编码电路输出端相连的两个多路复用器，用于接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等于4的偶数；控制端与所述编码电路输出端相连的时钟混频器，所述时钟混频器的输入端与所述多路复用器的输出端相连，所述时钟混频器用于接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；输入端与所述时钟混频器的输出端相连的两个差分转单端放大器，用于将所述时钟混频器输出的小信号放大成全摆幅信号。

【技术特征摘要】
1.一种数据时钟恢复电路的相位插值器，其特征在于，与数据时钟恢复电路的控制单元相连，所述相位插值器包括：输入端与所述控制单元相连的编码电路，用于根据所述控制单元的控制生成并输出第一编码和第二编码；控制端与所述编码电路输出端相连的两个多路复用器，用于接收并根据所述第二编码，选择接收的N个相位时钟中的两个进行输出；其中，N为大于等于4的偶数；控制端与所述编码电路输出端相连的时钟混频器，所述时钟混频器的输入端与所述多路复用器的输出端相连，所述时钟混频器用于接收并根据所述第一编码，接收所述两个相位时钟进行加权模拟运算之后生成并输出的新相位时钟；输入端与所述时钟混频器的输出端相连的两个差分转单端放大器，用于将所述时钟混频器输出的小信号放大成全摆幅信号。2.根据权利要求1所述的数据时钟恢复电路的相位插值器，其特征在于，所述多路复用器包括两个选择电路，每个选择电路包括：N个第一NMOS晶体管；其中每两个第一NMOS晶体管的源极相连，栅极分别接收相差180°相位的两个相位时钟，接收相邻相位时钟的第一NMOS晶体管的漏极相连，连接点分别作为所述选择电路的两个输出端；N/2个第二NMOS晶体管；每个所述第二NMOS晶体管的漏极分别与两个第一NMOS晶体管的源极连接点相连，N/2个所述第二NMOS晶体管的源极相连，栅极分别接收所述第二编码；源极接地的第三NMOS晶体管；所述第三NMOS晶体管的栅极接收偏置电压，漏极与所述第二NMOS晶体管的源极连接点相连；与所述选择电路的两个输出端相连的负载元件，用于对接收的N个相位时钟进行摆幅限制。3.根据权利要求2所述的数据时钟恢复电路的相位插值器，其特征在于，所述负载元件包括：第一电阻、第二电阻、第三电阻、第四电阻、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管及第四PMOS晶体管；其中：所述第一PMOS晶体管和所述第三PMOS晶体管的漏极相连，连接点与所述选择电路的一个输出端相连；所述第二PMOS晶体管和所述第四PMOS晶体管的漏极相连，连接点与所述选择电路的另一个输出端相连；所述第一电阻连接于所述第一PMOS晶体管的栅极和漏极之间；所述第二电阻连接于所述第二PMOS晶体管的栅极和漏极之间；所述第三电阻连接于所述第一PMOS晶体管的栅极和所述第三PMOS晶体管的栅极之间；所述第四电阻连接于所述第二PMOS晶体管的栅极和所述第四PMOS晶体管的栅极之间；所述第三PMOS晶体管的栅极与所述第四PMOS晶体管的栅极相连；所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管及所述第四PMOS晶体管的源极相连，连接点与电源相连。4.根据权利要求1所述的数据时钟恢复电路的相位插值器，其特征在于，所述时钟混频器包括：M个电流切换单元、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；其中，M为大于1的自然数；所述第一PMOS晶体管和所述第二PMOS晶体管的源极均与电源相连；所述第一PMOS晶体管和所述第二PMOS晶体管的栅极均与自身的漏极相连，连接点分别作为所述时钟混频器的两个输出端；所述第一NMOS晶体管和所述第二NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第一输出端相连；所述第三NMOS晶体管和所述第四NMOS晶体管的源极相连，连接点分别与所述M个电流切换单元的第二输出端相连；所述第一NMOS晶体管的栅极、所述第二NMOS晶体管的栅极、所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的栅极分别作为所述时钟混频器的输入端；所述M个电流切换单元的输入端分别接收所述第一编码。5.根据权利要求4所述的数据时钟恢复电路的相位插值器，其特征在于，所述电流切换单元包括：第五NMOS晶体管、第六NMOS晶体管、第七NMOS
\t晶体管、第八NMOS晶体管、第九NMOS晶体管和第十NMOS晶体管；其中：所述第五NMOS晶体管的漏极为所述电流切换单元的第一输出端；所述第六NMOS晶体管的漏极为所述电流切换单元的第二输出端；所述第七NMOS晶体管的漏极与所述第八NMOS晶体管的源极相连；所述第七NMOS晶体管的源极与所述第五NMOS晶体管的栅极和所述第九NMOS晶体管的漏极相连；所述第七NMOS晶体管的栅极和所述第十NMOS晶体管的栅极相连，连接点作为所述电流切换单元的一个输入端；所述第八NMOS晶体管的漏极与所述第六NMOS晶体管的栅极和所述第十NMOS晶体管的漏极相连，所述第八NMOS晶体管的栅极和所述第九NMOS晶体管的栅极相连，连接点作为所述电流切换单元的另一个输入端；所述第五NMOS晶体管的源极、所述第六NMOS晶体管的源极、所述第九NMOS晶体管的源极和所述第十NMOS晶体管的源极相连，连接点接地。6.根据权利要求5所述的数据时钟恢复电路的相位插值器，其特征在于，还包括：输出端与所述第七NMOS晶体管的漏极与所述第八NMOS晶体管的源极的连接点相连的单位增益放大器，所述单位增益放大器的输入端接收偏置电压。7.根据权利要求4所述的数据时钟恢复电路的相位插值器，其特征在于，所述编码电路包括N+2M个循环单元；其中，N个所述循环单元用于生成所述第二编码，2M个所述循环单元用于生成所述第一编码；每个循环单元包括一个多路选择器和一个DQ触发器；其中，每个循环单元内的所述多路选择器的输出端与所述DQ触发器的D端相连；每个循环单元内的所述DQ触发器的Q端与下一个循环单元内的所述多路选择器的1端及上一个循环单元内的所述多路选择器的0端相连，连接点作为所述编码电路的输出端；每个所述DQ触发器的CK端相连，连接点作为所述编码电路的一个输入端；每个所述DQ触发器的SN端相连，连接点作为所述编码电路的另一个输入端；每个所述多路选择器的控制端相连，连接点作为所述编码电路的第三个输入端。8.根据权利要求4所述的数据时钟恢复电路的相位插值器，其特征在于，所述编码电路包括：第一循环单元、第二循环单元、第三循环单元、第四循
\t环单元、复位保护单元、计数单元、输出单元、第一非门、第一与门、第二与门、第三与门及第四与门；其中：所述第一循环单元、所述第二循环单元、所述第三循环单元、所述第四循环单元及所述复位保护单元均包括一个子单元，所述子单元包括：第一DQ触发器、第一多路选择器及第二多路选择器；其中，所述第一DQ触发器的D端与所述第二多路选择器的输出端相连，所述第一DQ触发器的Q端与所述第一多路选择器的0端相连，所述第一DQ触发器的QN端与所述第一多路选择器的1端相连，所述第一多路选择器的输出端与所述第二多路选择器的0端及1端相连；所述第二循环单元、所述第三循环单元、所述第四循环单元及所述复位保护单元中还均包括一个与各自的所述子单元相连的第三多路选择器；其中所述第三多路选择器的...

【专利技术属性】
技术研发人员：邰连梁，夏洪锋，沈勇，张志存，陈晓飞，刘志明，陈峰，
申请(专利权)人：龙迅半导体合肥股份有限公司，
类型：发明
国别省市：安徽;34