接收机电路和在接收机电路上操作的方法技术

多个线接口被配置成在该多个线接口上接收经扩展信号。该经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元。该经扩展信号由包括第一线接口上的第一信号在内的多个转变信号来定义。时钟信号基于第一信号的第一实例与第一信号的经延迟的第二实例之间的比较来提取。第一信号的经延迟的第二实例基于该时钟信号来被采样以提供码元输出。时钟提取电路被进一步适配成基于该多个转变信号内第二信号的第一实例与第二信号的经延迟的第二实例之间的附加比较来生成该时钟信号，并且第一信号和第二信号是在不同的线接口上接收到的并发信号。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请要求2014年8月13日提交的题为“Compact and Fast N-Factorial Single Data Rate Clock and Data Recovery Circuits(紧凑且快速的N阶乘单数据率时钟和时钟恢复电路)”的美国专利技术专利申请No.14/459,132、2014年4月14日提交的题为“N Factorial Dual Data Rate Clock and Data Recovery(N阶乘双数据率时钟和数据恢复)”的美国专利技术专利申请No.14/252,450、2014年3月26日提交的题为“Circuit To Recover A Clock Signal From Multiple Wire Data Signals That Changes State Every State Cycle And Is Immune To Data Inter-Lane Skew As Well As Data State Transition Glitches(用于从多导线数据信号中恢复在每一状态循环改变状态并且对数据通道间偏斜以及数据状态转变毛刺免疫的时钟信号的电路)”的美国专利技术专利申请No.14/199,322、以及2014年3月19日提交的题为“Multi-Wire Open-Drain Link with Data Symbol Transition Based Clocking(具有基于数据码元转变的时钟计时的多导线漏极开路链路)”的美国专利技术专利申请No.14/220,056的优先权和权益，这些申请的全部被转让给本申请受让人并且由此通过援引纳入于此。背景领域本公开一般涉及主机处理器与外围设备(诸如相机或传感器)之间的接口，并且更具体而言涉及改进用于N线通信接口上的单数据率数据转移的时钟生成。
技术介绍
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可使用基于标准的或专有物理接口来互连应用处理器和显示器或其他设备。例如，显示器可提供遵从由移动行业处理器接口联盟(MIPI)所规定的显示系统接口(DSI)标准的接口。在一个示例中，多信号数据转移系统可采用多线差分信令(诸如3相或N阶乘(N！)低电压差分信令(LVDS))，可以执行转码(例如，一种编码类型到另一编码类型的数字-数字数据转换)以便通过在每一码元循环引起码元转变而不是在分开的数据通道(差分传输路径)中发送时钟信息的方式来嵌入码元时钟信息。通过转码来嵌入时钟信息是使时钟与数据信号之间的偏斜最小化以及消除用锁相环(PLL)来从数据信号中恢复时钟信息的必要性的有效途径。时钟和数据恢复(CDR)电路是从多个数据信号中提取数据信号以及时钟信号的解码器电路。然而，从其状态转变表示时钟事件的多个数据信号来进行时钟恢复经常由于数据信号的通道间偏斜或者数据转变时的中间或无法确定的数据信号状态所导致的毛刺信号而在其恢复出的时钟信号上遭受非预期尖峰脉冲。例如，此类时钟信号可能易遭受抖动。抖动是信号转变相对于其本应转变的时间早了或晚了多少。抖动是不希望的，因为其导致传输错误和/或限制传输速度。所恢复的时钟信号可被用于提取编码在该多个导线/导体内的数据码元。因此，需要使模拟延迟最小化、容忍抖动、并且在具有不同数量的导体的多信号系统中可伸缩的时钟恢复电路。概述一种接收机电路可包括多个线接口、多个接收机、时钟提取电路、以及负保持时间逻辑电路。该多个线接口可被配置成接收分布在该多个线接口上的经扩展信号，该经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，该经扩展信号由包括第一线接口上的第一信号在内的多个状态转变信号来定义。该多个接收机可被耦合至这些线接口。在一个示例中，该多个接收机可以是差分接收机并且第一信号是差分信号。在另一示例中，该多个接收机可以是单端接收机并且第一信号是单端信号。在各种示例中，该经扩展信号可以是N阶乘(N！)经编码信号、三相经编码信号、和/或N相经编码信号中的一者。时钟提取电路可被适配成基于第一信号的第一实例与第一信号的经延迟的第二实例之间的比较来获得时钟信号。负保持时间逻辑电路可被适配成基于该时钟信号来对第一信号的经延迟的第二实例进行采样并且提供码元输出。在一个实现中，时钟提取电路可被进一步适配成基于该多个状态转变信号内所接收到的第二信号的第一实例与第二信号的经延迟的第二实例之间的附加比较来生成该时钟信号，并且第一信号和第二信号是在不同的线接口上接收到的并发信号。在一个实现中，负保持时间逻辑电路可包括用于该多个线接口中的每一个线接口的分别的负保持时间逻辑器件，每个分别的负保持时间逻辑器件被适配成基于该时钟信号来对该多个状态转变信号内特异的收到信号的经延迟实例进行采样并且提供特异的码元输出。在一个示例中，时钟提取电路可包括：(a)将第一信号的第一实例(SI)与第一信号的经延迟实例(SD)进行比较并且输出比较信号(NE)的比较器；(b)接收该比较信号(NE)并且输出该比较信号的经滤波版本(NEFLT)的置位-重置锁存器器件；和/或(c)延迟该比较信号的经滤波版本(NEFLT)并且输出该比较信号的经延迟经滤波版本(NEFLTD)的第一模拟延迟器件，其中该比较信号的经延迟经滤波版本(NEFLTD)用于重置该置位-重置锁存器器件。负保持时间逻辑电路可包括接收第一信号的经延迟的第二实例(SD)并且输出码元(S)的触发器器件，其中该触发器器件由该比较信号的经滤波版本(NEFLT)来触发。另外，在一些实现中，接收机电路可包括延迟第一信号的第一实例并且输出第一信号的经延迟的第二实例的第二模拟延迟器件。另外，在其他实现中，该接收机电路可包括：(a)捕捉第一信号的第一实例并且输出第一信号的经延迟的第二实例的锁存器器件；和/或(b)延迟该比较信号(NE)并且使用经延迟的比较信号(NED)来触发该锁存器器件的第二模拟延迟器件。在其他实现中，接收机电路可包括：(a)在该比较信号的经滤波版本(NEFLT)或者该比较信号的经延迟经滤波版本(NEFLTD)处于逻辑高状态时捕捉第一信号的第一实例并且输出第一信号的经延迟的第二实例的锁存器器件；和/或(b)接收该比较信号的经滤波版本(NEFLT)和该比较信号的经延迟经滤波版本(NEFLTD)作为输入并且输出用于触发该锁存器器件的信号的OR(或)门。另外，一种在接收机电路上操作的方法可包括：(a)接收分布在该多个线接口上的经扩展信号，该经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，该经扩展信号由包括第一线接口上的第一信号在内的多个状态转变信号来定义；(b)基于第一信号的第一实例与第一信号的经延迟的第二实例之间的比较来获得时钟信号；和/或(c)基于该时钟信号来对第一信号的经延迟的第二实例进行采样以提供码元输出。在各种示例中，第一信号可以是差分信号或者单端信号。在一个示例中，经扩展信号可以是N阶乘(N！)经编码信号、三相经编码信号、和/或N相经编码信号中的一者。在一些实现中，对第一信号的经延迟的第二实本文档来自技高网...

【技术保护点】
一种接收机电路，包括：多个线接口，其配置成接收分布在所述多个线接口上的经扩展信号，所述经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，所述经扩展信号由包括第一线接口上的第一信号在内的多个状态转变信号来定义；时钟提取电路，其适配成基于所述第一信号的第一实例与所述第一信号的经延迟的第二实例之间的比较来获得时钟信号；以及负保持时间逻辑电路，其适配成基于所述时钟信号来对所述第一信号的所述经延迟的第二实例进行采样并且提供码元输出。

【技术特征摘要】
【国外来华专利技术】2014.03.06 US 14/199,322;2014.03.19 US 14/220,056;1.一种接收机电路，包括：多个线接口，其配置成接收分布在所述多个线接口上的经扩展信号，所述经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，所述经扩展信号由包括第一线接口上的第一信号在内的多个状态转变信号来定义；时钟提取电路，其适配成基于所述第一信号的第一实例与所述第一信号的经延迟的第二实例之间的比较来获得时钟信号；以及负保持时间逻辑电路，其适配成基于所述时钟信号来对所述第一信号的所述经延迟的第二实例进行采样并且提供码元输出。2.如权利要求1所述的接收机电路，其特征在于，进一步包括：耦合至所述线接口的多个差分接收机，其中所述第一信号是差分信号。3.如权利要求1所述的接收机电路，其特征在于，进一步包括：耦合至所述线接口的多个单端接收机，其中所述第一信号是单端信号。4.如权利要求1所述的接收机电路，其特征在于，所述经扩展信号是N阶乘(N！)经编码信号、三相经编码信号、或N相经编码信号中的一者。5.如权利要求1所述的接收机电路，其特征在于，所述时钟提取电路被进一步适配成基于所述多个状态转变信号内所接收到的第二信号的第一实例与所述第二信号的经延迟的第二实例之间的附加比较来生成所述时钟信号，并且所述第一信号和所述第二信号是在不同的线接口上接收到的并发信号。6.如权利要求1所述的接收机电路，其特征在于，所述负保持时间逻辑电路包括用于所述多个线接口中的每一个线接口的分别的负保持时间逻辑器件，每个分别的负保持时间逻辑器件被适配成基于所述时钟信号来对所述多个状态转变信号内的特异的收到信号的经延迟实例进行并发采样并且提供特异的码元输出。7.如权利要求1所述的接收机电路，其特征在于，所述时钟提取电路包括：比较器，所述比较器将所述第一信号的第一实例(SI)与所述第一信号的经延迟实例(SD)进行比较并且输出比较信号(NE)；置位-复位锁存器器件，所述置位-复位锁存器器件接收所述比较信号(NE)并且输出所述比较信号的经滤波版本(NEFLT)；以及第一模拟延迟器件，所述第一模拟延迟器件延迟所述比较信号的所述经滤波版本(NEFLT)并且输出所述比较信号的经延迟经滤波版本(NEFLTD)，其中所述比较信号的所述经延迟经滤波版本(NEFLTD)用于重置所述置位-重置锁存器器件。8.如权利要求7所述的接收机电路，其特征在于，所述负保持时间逻辑电路包括接收所述第一信号的所述经延迟的第二实例(SD)并且输出码元(S)的触发器器件，其中所述触发器器件由所述比较信号的所述经滤波版本(NEFLT)来触发。9.如权利要求7所述的接收机电路，其特征在于，进一步包括：第二模拟延迟器件，所述第二模拟延迟器件延迟所述第一信号的所述第一实例并且输出所述第一信号的所述经延迟的第二实例。10.如权利要求7所述的接收机电路，其特征在于，进一步包括：锁存器，所述锁存器捕捉所述第一信号的所述第一实例并且输出所述第一信号的所述经延迟的第二实例；以及第二模拟延迟器件，所述第二模拟延迟器件延迟所述比较信号(NE)并且使用经延迟的比较信号(NED)来触发所述锁存器器件。11.如权利要求7所述的接收机电路，其特征在于，进一步包括：锁存器器件，所述锁存器器件在所述比较信号的所述经滤波版本(NEFLT)或所述比较信号的所述经延迟经滤波版本(NEFLTD)处于逻辑高状态时捕捉所述第一信号的所述第一实例并且输出所述第一信号的所述经延迟的第二实例。12.如权利要求11所述的接收机电路，其特征在于，进一步包括：OR门，所述OR门接收所述比较信号的所述经滤波版本(NEFLT)和所述比较信号的所述经延迟经滤波版本(NEFLTD)作为输入并且输出用于触发所述锁存器器件的信号。13.一种在接收机电路上操作的方法，包括：接收分布在所述多个线接口上的经扩展信号，所述经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，所述经扩展信号由包括第一线接口上的第一信号在内的多个状态转变信号来定义；基于所述第一信号的第一实例与所述第一信号的经延迟的第二实例之间的比较来获得时钟信号；以及基于所述时钟信号来对所述第一信号的所述经延迟的第二实例进行采样以提供码元输出。14.如权利要求13所述的方法，其特征在于，所述第一信...

【专利技术属性】
技术研发人员：S·森戈库，G·A·威利，C·李，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US