提前时钟有效信号的电路及方法技术

本发明专利技术提供一种提前时钟有效信号的电路及方法，包括同步单元、循环累加器、Clken分频门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；同步单元连接源时钟、分频系数、Clken分频门限判断单元和标准分频门限判断单元；循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门限判断单元；所述Clken分频门限判断单元输出提前一排的clken信号；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器、与门连接ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号。本发明专利技术将clken在低频时钟域有效之前的一排生效，使每个模块都可以运行在最高频率。

【技术实现步骤摘要】

本专利技术涉及一种芯片技术，特别涉及一种提前时钟有效信号的电路及方法。
技术介绍
随着芯片设计中的电路功能越来越多,而每个模块对频率的需求是不一样的，比如模块A最高可以工作在200MHz,模块B最高可以工作在100MHz，在传统的解决方法中,只使用一个时钟，并让所有电路都运行在所有模块中运行频率最低的时钟频率下,这样一来可以简化设计难度。但是当前技术中为了让所有模块都可以工作在自己的最高频率以提高系统整体性能,所以越来越多的芯片中出现大量的工作在相同相位但是不同频率时钟下面的电路模块，但是这样又带来一个新的问题，就是不同频率之间的电路信号交互如何进行,当前技术通常解决方法是通过握手信号方式完成信号交互,比如模块A向B发出信号,先需要A时钟域中发出一个请求信号,在模块B的时钟采集到A的请求信号后,使用B的时钟域发出收到确认信号到A,然后A时钟域的时钟采集到确认信号后则可以发送下一个信息。这种方式的缺点很明显就是效率太低,不能每一时钟节拍完成一次交互。为了解决这个问题,目前一种新的时钟域交互方式被提出,就是使用clken(时钟有效)信号进行不同频率相同相位时钟域之间的信号交互，具体方法是低频时钟产生的时候同时产生一个clken(时钟有效)信号,这个信号送到高频时钟域用于通知高频时钟域在哪个高频时钟沿时低频时钟有效,高频时钟域以此为依据对低频时钟域信号进行采样，即完成了数据交互。但是当前的Clken数据交互技术也有一个缺点，就是由于时钟产生电路产生clken的寄存器输出clken信号后,该信号会连接到高频时钟域的很多寄存器输入，由于时钟产生电路常常和其他电路在芯片版图中距离较远,容
易造成clken信号因为走线过长造成时序路径过长，从而容易影响高频时钟域电路的最高频率。如图1所示，是目前最新款高性能ARM CPU对时钟的要求示意图，主要想说明一下clken信号的时序，图中的CLK是高频时钟,ACLKM是低频时钟，ACLKENM是时钟有效信号，可以看到ARM CPU要求ACLKENM需要比ACLKM提前一个CLK周期有效。
技术实现思路
本专利技术要解决的技术问题，在于提供一种提前时钟有效信号的电路及方法，将clken在低频时钟域有效之前的一排生效,然后在传输路径中增加一级寄存器采样之后再送到目标高频时钟域电路,以此用于打断时序路径,使其不会影响到高频时钟域的最高运行频率。本专利技术电路是这样实现的：一种提前时钟有效信号的电路，包括同步单元、循环累加器、Clken分频门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；所述同步单元连接源时钟、分频系数、所述Clken分频门限判断单元和所述标准分频门限判断单元；所述循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门限判断单元；所述Clken分频门限判断单元输出提前一排的clken信号；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述述标准分频门限判断单元和所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号；所述ICG gating单元还连接源时钟。进一步的，所述Clken分频门限判断单元进一步包括依次连接的分频系数减一单元、比较器单元以及电平输出单元；且分频系数减一单元还连接所述同步单元，所述比较器单元还连接所述循环累加器的输出。进一步的，所述标准分频门限判断单元进一步包括分频系数减一单元、
第一比较器单元、第二比较器单元、低电平零单元以及电平输出单元；所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元；所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；所述第二比较器单元分别连接所述低电平零单元和所述电平输出单元。本专利技术方法是这样实现的：一种提前时钟有效信号的方法，需提供本专利技术所述的电路，所述方法包括：(1)所述同步单元使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限判断单元；所述循环累加器使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元和所述Clken分频门限判断单元；(2)所述标准分频门限判断单元接收累加值及同步后的分频系数后，控制所述循环累加器进行回零操作，并负责输出输出clken和控制时钟的enable源信号；所述Clken分频门限判断单元接收累加器的累加值，产生并输出clken信号；(3)所述或门将电源域开关状态和时钟开关控制两个信号进行逻辑处理后经反相器送往与门；(4)所述与门将控制信号和门限判断单元输出后信号进行逻辑与处理后送往所述ICG gating单元的Enable端；(5)所述ICG gating单元根据Enable端的控制信号和CK端的源时钟产生一个clk_out信号；产生的时序为:当CK端的上升沿采样到Enable为高时,会将CK信号的时钟紧接着的一个高电平送到clk_out输出端。进一步的，所述步骤(2)中，所述标准分频门限判断单元对接收的累加值和分频系数进行判断，当累加值等于分频系数减一的值时，控制所述循环累加器进行累加回零操作；并在累加值为0时将所述循环累加器的输出信号置为1,输出时钟的初始状态为零；所述Clken分频门限判断单元接收累加器的累加值，在累加值为分频系数减一的值时将输出信号置为1，输出时钟的初始状态为零，然后产生的信号就是clken信号。进一步的，所述步骤(4)中，所述电源域开关状态和时钟开关控制两个信号都是高电平有效,分别代表关闭电源域电源和关闭时钟控制，使用或门实现了任何一个控制为高电平有效时，输出结果就为高，如果两个控制信号都为无效的低电平，则或门输出为低，然后经过所述反相器,让电平反向。进一步的，所述Clken分频门限判断单元进一步包括依次连接的分频系数减一单元、比较器单元以及电平输出单元；且分频系数减一单元还连接所述同步单元，所述比较器单元还连接所述循环累加器的输出。进一步的，所述标准分频门限判断单元进一步包括分频系数减一单元、第一比较器单元、第二比较器单元、低电平零单元以及电平输出单元；所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元；所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；所述第二比较器单元分别连接所述低电平零单元和所述电平输出单元。本专利技术具有如下优点：1.本专利技术将clken在低频时钟域有效之前的一排生效,然后在传输路径中增加一级寄存器采样之后再送到目标高频时钟域电路,以此用于打断时序路径,使其不会影响到高频时钟域的最高运行频率；2.本专利技术使用clken的信号交互，交互效率更高；3、本专利技术中每个模块都可以运行在最高频率。附图说明下面参照附图结合实施例对本专利技术作进一步的说明。图1为现有技术中一种高性能ARM CPU对时钟的要求示意图。图2为本专利技术提前时钟有效信号电路的原理结构框图。图3为本专利技术提前时钟有效信号电路中的Clken分频门限判断单元的原
理结构框图。图4为本专利技术提前时钟有效信号电路中的标准分频门限判断单元的原理结构框图。图5为本专利技术的效果说明图。具体实施方式请参阅图2所示，为一本专利技术提前时钟有效信号的的电路的较佳实本文档来自技高网...

【技术保护点】
一种提前时钟有效信号的电路，其特征在于：包括同步单元、循环累加器、Clken分频门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；所述同步单元连接源时钟、分频系数、所述Clken分频门限判断单元和所述标准分频门限判断单元；所述循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门限判断单元；所述Clken分频门限判断单元输出提前一排的clken信号；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述述标准分频门限判断单元和所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号；所述ICG gating单元还连接源时钟。

【技术特征摘要】
1.一种提前时钟有效信号的电路，其特征在于：包括同步单元、循环累加器、Clken分频门限判断单元、标准分频门限判断单元、或门、反相器、与门以及ICG gating单元；所述同步单元连接源时钟、分频系数、所述Clken分频门限判断单元和所述标准分频门限判断单元；所述循环累加器分别连接源时钟、所述Clken分频门限判断单元以及所述标准分频门限判断单元；所述Clken分频门限判断单元输出提前一排的clken信号；所述或门分别接收电源域开关状态信号和时钟开关控制信号，并通过反相器连接所述与门，所述与门再连接所述述标准分频门限判断单元和所述ICG gating单元的Enable端，使所述ICG gating单元产生clk_out信号；所述ICG gating单元还连接源时钟。2.根据权利要求1所述的提前时钟有效信号的电路，其特征在于：所述Clken分频门限判断单元进一步包括依次连接的分频系数减一单元、比较器单元以及电平输出单元；且分频系数减一单元还连接所述同步单元，所述比较器单元还连接所述循环累加器的输出。3.根据权利要求1所述的提前时钟有效信号的电路，其特征在于：所述标准分频门限判断单元进一步包括分频系数减一单元、第一比较器单元、第二比较器单元、低电平零单元以及电平输出单元；所述循环累加器的输出分别连接所述第一比较器单元和第二比较器单元；所述分频系数减一单元分别连接所述同步单元和所述第一比较器单元；所述第二比较器单元分别连接所述低电平零单元和所述电平输出单元。4.一种提前时钟有效信号的方法，其特征在于：提供如权利要求1所述的电路，所述方法包括：(1)所述同步单元使用源时钟对分频系数进行两级同步处理并送往所述标准分频门限判断单元；所述循环累加器使用源时钟进行计数累加，累加值从零开始累加，并将累加值送往所述标准分频门限判断单元和所述Clken分频门限判断单元；(2)所述标准分频门限判断单元接收累加值及同步后的分频系数后，控制所述循环累加器进行回零操作，并负责输出输出clken和控制时钟的enable源信号；所述Clken分频门限判断单元接收累加器的累加值，产生并输出cl...

【专利技术属性】
技术研发人员：廖裕民，卢捷，
申请(专利权)人：福州瑞芯微电子股份有限公司，
类型：发明
国别省市：福建;35