生成多相时钟的电子系统及其训练方法技术方案

一种电子系统包括存储器控制器和存储器。存储器控制器基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟。存储器通过接收彼此具有相位差的第一和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与多个内部时钟同步地输出奇数排序的数据和偶数排序的数据中的一个。

【技术实现步骤摘要】
【专利说明】相关申请的交叉引用本申请要求在2014年6月12日提交韩国知识产权局的韩国申请N0.10-2014-0071257的优先权，其整体内容通过引用合并于此。
本专利技术的实施例总体上涉及电子装置，更具体地，在一个或更多个实施例中，涉及。
技术介绍
在主装置、诸如处理器或控制器与从装置、诸如低级别处理器(例如，存储器控制器)、数据存储装置或存储器进行通信的电子系统中，主装置和从装置可以通过彼此发送和接收数据来彼此通信。在主装置和从装置具有异步接口的电子系统中，主装置向从装置发送时钟信号，使得从装置可以与时钟同步。这样的电子系统可以控制主装置和从装置之间的接口，使得它们之间的数据传送可以与时钟信号同步。
技术实现思路
在本专利技术的一个实施例中，一种电子系统可以包括:存储器控制器，其被配置成基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟；以及存储器，其被配置成通过接收彼此具有相位差的第一和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与多个内部时钟同步地输出奇数排序的数据和偶数排序的数据中的一个。在本专利技术的一个实施例中，一种电子系统可以包括:存储器控制器，其被配置成基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟；以及存储器，其被配置成通过接收彼此具有相位差的第一和第二时钟来生成彼此具有不同相位的第一组时钟和第二组时钟，并且与第一组时钟和第二组时钟中的一个同步地输出奇数排序的数据和偶数排序的数据中的一个。在本专利技术的一个实施例中，一种电子系统可以包括:存储器控制器，其被配置成基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟；以及存储器，其被配置成通过接收彼此具有相位差的第一和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与多个内部时钟同步地输出奇数排序的错误检测信息和偶数排序的错误检测信息作为错误检测代码。【附图说明】结合附图描述特征、方面和实施例，在附图中:图1是图示根据本公开的一个实施例的电子系统的框图，图2是图示根据本公开的一个实施例的电子系统的框图，图3是图示图2中所示的时钟驱动器的电路图，图4是图示图2中所示的训练部的电路图，图5A至图?是图示图2中所示的时钟接收器的各种示例的电路图，图6是图示图2和图5中所示的时钟接收器生成的多个内部时钟的时序图，图7是图示图2中所示的数据输入/输出部的电路图，图8是图示根据本公开的一个实施例的电子系统的操作的数据时序图，图9是图示根据本公开的一个实施例的电子系统的框图，图10是图示根据本公开的一个实施例的电子系统的框图，图11是图示根据本公开的一个实施例的电子系统的框图，图12是图示根据本公开的一个实施例的电子系统的框图，以及图13是图示图12中所示的电子系统的操作的数据时序图。【具体实施方式】参见图1，电子系统1可以包括存储器控制器11和存储器12。存储器控制器11和存储器12可以通过彼此发送和接收数据来彼此通信。存储器控制器11可以控制在存储器12中执行的操作。例如，存储器12可以执行写入和读取操作，并且存储器控制器11可以控制存储器执行写入和读取操作。存储器控制器11可以通过经由多个系统总线向存储器12传送各种控制信号来控制存储器12的操作。例如，存储器控制器11可以通过多个系统总线向存储器12提供一个或更多个时钟CLK、命令信号CMD、地址信号ADD和数据DQ，使得存储器12可以执行用于将数据储存在存储器12的存储器单元中的写入操作。另外，存储器控制器11可以通过多个系统总线向存储器12提供一个或更多个时钟CLK、命令信号CMD、地址信号ADD和数据DQ，使得存储器12可以执行用于从存储器12的存储器单元输出数据的读取操作。存储器控制器11可以是用于控制存储器12的主装置。存储器控制器11可以是中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)中的一个。存储器12可以是易失性存储器装置，诸如动态随机存取存储器(DRAM)，或者可以是非易失性存储器装置，诸如快闪存储器、相变随机存取存储器(PCRAM)、阻变随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)和自旋转移矩随机存取存储器(STTRAM)，或者可以包括易失性存储器装置和非易失性存储器装置中的两个或更多个的组合。图2是图不根据本公开的一个实施例的电子系统2的框图。参见图2，电子系统2可以包括存储器控制器21和存储器22。存储器控制器21可以传送一个或更多个时钟信号。例如，存储器控制器21可以向存储器22传送彼此具有不同相位的第一时钟CLK1和第二时钟CLK2，并且存储器22可以基于第一时钟CLK1和第二时钟CLK2而生成彼此具有不同相位的多个内部时钟ICLK〈0:3>。第一时钟CLK1和第二时钟CLK2可以具有彼此不同的相位。例如，第一时钟CLK1和第二时钟CLK2之间的相位差可以是90或270度。在本专利技术的一个实施例中，第一时钟CLK1和第二时钟CLK2可以是单端时钟。在存储器控制器向存储器传送时钟的电子系统中，如果其是差分时钟，则可能需要不止一个焊盘和信号线来用于传送时钟信号。根据本公开的一个实施例的存储器控制器21可以向存储器22传送作为彼此具有不同相位的单端时钟的第一时钟CLK1和第二时钟CLK2。存储器控制器21可以基于参考时钟REFCLK而生成彼此具有不同相位的多个控制器时钟CCLK〈0:3>。存储器控制器21可以传送多个控制器时钟CCLK〈0:3>之中的两个或更多个时钟。例如，存储器控制器21可以向存储器22传送第一控制器时钟CCLK〈0>和第四控制器时钟CCLK〈3>作为第一时钟CLK1和第二时钟CLK2。参考时钟REFCLK可以由可包括锁相环的时钟生成电路生成。存储器控制器21可以在其中包括时钟生成电路。此外，时钟生成电路可以存在于存储器控制器21外部。存储器22可以从存储器控制器21接收第一时钟CLK1和第二时钟CLK2，并且基于第一时钟CLK1和第二时钟CLK2来生成彼此具有不同相位的多个内部时钟ICLK〈0:3>。存储器22可以响应于多个内部时钟ICLK〈0:3>来执行各种操作，例如，存储器22可以响应于多个内部时钟ICLK〈0:3>来执行数据写入和数据读取操作。在下文中，多个数据可以涉及读取数据RDATA和写入数据WDATA。读取数据RDATA可以在读取操作期间从存储器22输出，写入数据WDATA可以在写入操作期间储存在存储器22中。存储器22可以响应于多个内部时钟ICLK〈0:3>向存储器控制器21输出读取数据RDATA。存储器22可以与多个内部时钟ICLK〈0:3>同步地输出所述多个数据中的一部分。例如，在多个数据按顺序的情况下，存储器22可以与多个内部时钟ICLK〈0:3>同步地输出奇数排序的数据。此外，存储器22可以与多个内部时钟ICLK〈0:3>同步地输出偶数排序的数据。当存储器22以双数据速率(DDR)操作时，其在时钟信号的上升沿和下降沿传输数据。例如，存储器22在时钟信号的上升沿传输奇数排序的数据，并且在时钟信号的下降沿传输偶数排序的数据。存储器22可以通过本文档来自技高网...

【技术保护点】
一种电子系统，包括：存储器控制器，其被配置成基于参考时钟信号来生成彼此具有不同相位的多个控制器时钟；以及存储器，其被配置成通过接收彼此具有相位差的第一时钟和第二时钟来生成彼此具有不同相位的多个内部时钟，并且与所述多个内部时钟同步地输出多个数据中的奇数排序的数据和偶数排序的数据中的一个。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李铉雨，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR