锁相环、采用该锁相环的显示器以及生成时钟的方法技术

本发明专利技术提供了锁相环、采用该锁相环的显示器以及生成时钟的方法。该显示器包括：定时控制器，其被设置为采用PLL来生成第一时钟，将第一时钟插入数据中，并发送插入了第一时钟的数据；传输线，其被设置传送插入了第一时钟的数据；数据驱动器IC，其被设置为接收插入了第一时钟的数据，从该数据中分离出第一时钟，并基于第一时钟和该数据来驱动液晶面板的数据线。该PLL包括：相位检测器，其被设置为生成与输入时钟和第一时钟之间的相位差相对应的DC误差；多个VCO；VCO选择器，其被设置为参考DC误差从多个VCO中选择频率运行范围包含第一时钟的频率的VCO，频率运行范围是指从VCO的最高谐振频率到VCO的最低谐振频率的范围；和与所选择的VCO相连的LC谐振电路，其包括多个固定电容器并且被设置为对所选择的VCO进行粗频率调谐。

【技术实现步骤摘要】

这里所描述的技术主要涉及显示器中的定时控制器和锁相环(PLL)，更具体地说， 涉及一种接收输入时钟并生成时钟的锁相环、一种采用该锁相环的显示器和一种定时控制器采用该锁相环来生成时钟的方法。
技术介绍
在显示器中，输入/输出信号具有宽带频率。特别地，根据所采用的驱动器集成电路(IC)的数量和该驱动器IC的信道数量，定时控制器与数据驱动器IC之间的内部接口需要支持多种运行速率。由于近来采用了一种具有千兆比特每秒tebps)或者更高运行速率的点对点高速率接口，比如微型低压差分信号(LVDQ接口，除多分支接口外，内部面板接口的信号的抖动特性逐渐变得重要起来。为了获取低抖动特性，所采用的时钟生成或恢复电路应该具有低抖动特性，并且压控振荡器(VCO)和采用VCO的PLL也应该具有低抖动特性。在环形振荡器的情况下，通过改变电流或电压摇摆的幅度来改变每个延迟单元(delay cell)的延迟，从而改变所述环形振荡器的频率。采用这种延迟单元的PLL对于低抖动锁相环是不合适的，因为该PLL对于电源电压非常敏感并且其VCO有很高的噪声。通过调节固定电容器或变容二极管的值可以调整电感器/电容器(LC)VC本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：李龙宰，
申请(专利权)人：安纳帕斯股份有限公司，
类型：发明
国别省市：