时钟生成方法以及半导体装置制造方法及图纸

技术编号:12143913 阅读:107 留言:0更新日期:2015-10-03 01:29
本发明专利技术提供与目标频率的偏差、时间波动较小,并且低消耗电力而廉价的时钟生成方法以及半导体装置。在对输入时钟进行分频来生成目标频率的时钟的时钟生成方法中,以目标频率以及规定的整数k(k≥2)对输入时钟的频率进行除算求出商来对第一分频值进行运算;基于第一分频值对第二分频值进行运算;在将目标频率的一个周期的时间分割为k个区间后的一个区间中基于第二分频值对输入时钟进行分频,并且在剩余的k-1个区间中基于第一分频值对输入时钟进行分频;输出将与输入时钟分别被分频后的k个区间对应的时间作为一个周期的频率的时钟。

【技术实现步骤摘要】

本专利技术涉及时钟生成方法以及半导体装置
技术介绍
在无线通信等通信系统中,针对构成系统的各部位,供给与各部位的数据信号的 处理速度(数据速率)对应的频率的时钟信号(数据速率时钟)从而整体动作。因此,在 通信系统中,存在要求各种频率的数据速率时钟的情况。此时,考虑数据速率时钟的供给源 的简单化、通信系统整体的同步等,也存在对来自使振荡频率精度良好地稳定化的时钟源 的主时钟进行分频,来生成各种频率的数据时钟的情况。 作为现有技术所涉及的时钟的分频方法的一个例子,有利用整数的分频比(整数 分频值)进行分频的方法(整数分频)。图4以及图5示出了该整数分频的时钟生成电路 200,图6示出了时钟生成电路200的时序图。此外,该现有技术所涉及的时钟生成电路200 例示了进一步以过采样率k对数据速率进行过采样的情况。 如图4所示,该现有技术所涉及的时钟生成电路200 (整数分频的分频电路)具备 时钟分频电路50、数据速率时钟生成电路51、以及整数分频值(N)保存寄存器52。在整数 分频值(N)保存寄存器52保存有整数分频值N。 时钟分频电路50输入主时钟S50,并对主时钟S50进行本文档来自技高网...

【技术保护点】
一种时钟生成方法,其特征在于,以目标频率以及规定的整数k对输入时钟的频率进行除算求出商来对第一分频值进行运算,其中,k≥2,基于所述第一分频值对第二分频值进行运算,在将所述目标频率的一个周期的时间分割为k个区间后的一个区间中基于所述第二分频值对所述输入时钟进行分频,并且在剩余的k-1个区间中基于所述第一分频值对所述输入时钟进行分频,生成将与所述输入时钟分别被分频后的所述k个区间对应的时间作为一个周期的频率的时钟。

【技术特征摘要】
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【专利技术属性】
技术研发人员:羽深贵光
申请(专利权)人:拉碧斯半导体株式会社
类型:发明
国别省市:日本;JP

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